View Full Version : Chia tần trong FPGA
Chào các bác.
Em đang dùng 1 con CPLD của Xilinx, tần số của nó là 20MHz, và em đang cần chia nhỏ nó và lấy tần số là 1.544MHz.
Bác nào có thể chỉ cho em cách được không.
Cảm ơn các bác rất nhều!
Bạn dùng con gì vậy? Nếu là cool runner thì còn có cách là nhân lên rồi chia ra bằng DCM. Nếu là CPLD như họ 9500 thì tui chịu:(
Mình đang dùng con Cool Runner. Bác làm ơn có thể nói rõ một chút đuợc không.
1.544 là dùng cho T1 hay sao nhỉ?
Nếu chia chẵn thì không sao. Chia lẻ thì phải chấp nhận duty cycle và pẻiod của nó không giống nhau. Nhưng tần số tính theo một khoảng thời gian nào đó là giống nhau.
Muốn chia tần các bác cứ dùng State machine, còn cần gấp thì cứ mail cho em, em gửi file VHDL cho. he he Tiện thể có đại ca nào biết lập trình nhân tần số không. Như từ 1 M lên 50 MHz. Nhưng phải lập trình theo VHDL nha.
1.544 là dùng cho T1 hay sao nhỉ?
Vâng! Em đang dùng con này cùng với Coolruner để làm đồ án môn học. Cảm ơn các bác. Em chia đuợc rùi.:laychua:
Chia lẻ thì phải chấp nhận duty cycle và period của nó không giống nhau. Nhưng tần số tính theo một khoảng thời gian nào đó là giống nhau.
Bác có thể nói qua cho em chỗ này được không. Em thấy khó hiểu quá.:)
Xin chào các bạn! tớ là người mới học FPGA, CPLD.
Tần số cấp cho các chip CPLD thường hàng chục Mhz. Vậy nếu muốn chia tần để có tần số nhỏ 1Hz thì dùng cách nào các bạn ?
Cảm ơn các bạn!
Tớ xin hỏi thêm câu khác là: Một mạch chức năng có nút Reset, khi nút này được giữ trong một khoảng thời gian nhất định (ví dụ vài giây chẳng hạn) thì hệ thống được reset. Khi thiết kế chức năng này bằng sơ đồ khối (block diagram) thì tớ chịu chưa biết thiết kế như thế nào?
Nhờ các bạn chỉ giúp tớ. Cảm ơn các bạn!
Phát triển bởi DTVN Team