Thông báo

Collapse
No announcement yet.

Chia sẽ về kinh nghiệm làm IO

Collapse
X
 
  • Lọc
  • Giờ
  • Show
Clear All
new posts

  • #31
    M mới ra trg đang thử việc ở dolphin. các a làm lâu r có tài liệu để bụng nào share cho e với

    Comment


    • #32
      Nguyên văn bởi mrhieujoe Xem bài viết
      M mới ra trg đang thử việc ở dolphin. các a làm lâu r có tài liệu để bụng nào share cho e với

      Bạn viết có dấu đi rồi câu chữ cho ý tứ tý nữa . Viết như thế này làm sao giao lưu được .

      Comment


      • #33
        Nguyên văn bởi ngoclinh_xl Xem bài viết


        Bạn viết có dấu đi rồi câu chữ cho ý tứ tý nữa . Viết như thế này làm sao giao lưu được .


        Dạ. Em mới ra trg anh ah. em đi làm đc mấy hôm r. Hnay đang vẽ stick mấy cổng x2 mà cũng phê lòi. Anh có cách nào nhìn ra nhanh k ạ

        Comment


        • #34
          Hôm nay mình chia sẽ tiếp,

          Bây giờ mình sẽ đi vào phần thực hành luôn không vòng vo tam quốc nữa.
          Mình giới thiệu với các bạn layout của PAD và DIODE ESD cell của một hãng làm (hãng nào thì không biết mà có biết cũng không dám nói , có cái mà soi cũng đỡ rầu).



          Hình trên là full layer của cả PAD và DIODE ESD cell mẫu công nghệ 350nm TSMC. 4 lớp Metal, top metal 4. Người ta thiết kế và vẽ layout làm sao để khi đưa ESD cell lại gần PAD thì các lớp metal tương ứng sẽ nối PAD với ESD cell lại luôn khỏi cần phải vẽ thêm. Giờ chỉ cần nối tín hiệu từ bên trong con chíp ra nối với đầu còn lại của ESD cell nữa là tín hiệu đó sẽ được nối tới PAD và từ PAD gắn bondwire ra ngoài. Các thước đo ở trên có đơn vị là um.


          Phần quan trọng nhất là 2 dãy diode nằm giữa ESD cell chúng ta sẽ đi sâu vào sau khi thiết kế. Lớp diffusion màu đỏ. Còn màu đỏ của PAD không phải là lớp diffusion nhé. Zoom nhỏ lại thì tool nó view vậy cho dễ nhìn thôi. Lớp nwell thì có viền màu trắng.







          Mình sẽ view thêm view thêm 2 đường power ( vdd, gnd của chíp ) băng qua ESD cell như thế nào trong bài sau.

          Comment


          • #35
            Hình mình chụp rõ sao quăng lên đây nó mờ thế nhỉ

            Comment


            • #36
              Nguyên văn bởi mrhieujoe Xem bài viết



              Dạ. Em mới ra trg anh ah. em đi làm đc mấy hôm r. Hnay đang vẽ stick mấy cổng x2 mà cũng phê lòi. Anh có cách nào nhìn ra nhanh k ạ


              Mình không làm bên digital nên không rõ nữa. Mình thường vẽ cổng digital trên paint của windows rồi cắt, copy, paste thôi

              Comment


              • #37
                Tại sao không vẽ pad bằng esd cell luôn mà phải vẽ pad lớn hơn như thế vậy bác ?

                Comment


                • #38
                  Nguyên văn bởi daitoan Xem bài viết
                  Tại sao không vẽ pad bằng esd cell luôn mà phải vẽ pad lớn hơn như thế vậy bác ?

                  Sorry bạn, lâu quá rồi mình không vào forum. Bạn hỏi ngộ nghĩnh đấy
                  Pad như mình nói ở bài trước có minimum size là khoảng 50umx50um đến 60umx60um trên tất cả các công nghệ. ESD cell size tùi vào thiết kế của designer và spec nên nó có thể có kích thước một cạnh nào đấy nhỏ hơn PAD size. Trong khi minimum PAD size là 50umx50um. Người ta vẫn luôn muốn ESD cell size càng nhỏ càng tốt. Tại sao vậy? Nhìn vào các hình ở trên thì ESD cell size càng nhỏ càng tốt thật sự có cần thiết không? Có đấy. Mình sẽ giải thích trong bài sau nếu mình có thể.

                  Comment


                  • #39
                    Nguyên văn bởi daitoan Xem bài viết
                    Tại sao không vẽ pad bằng esd cell luôn mà phải vẽ pad lớn hơn như thế vậy bác ?

                    Hình dưới là 1 trong những lý do giải thích câu hỏi này.



                    Hình trên cũng là layout cơ bản của 1 con chip, cách bố trí IO, core, 2 đường power line GND và VDD (có thể có nhiều đường power line hơn ) và sealring ) là cái vòng layout ngoài cùng của con chíp. Về cơ bản, Người ta sẽ cắt các con chíp ra trên wafer sau khi fab. Người ta sẽ cắt chíp ra khỏi wafer bằng cách dùng lưỡi kim cương (không biết họ dùng thêm công nghệ gì để cắt nữa không !) rạch bên ngoài sealring, lúc này sealring sẽ có nhiệm vụ bảo vệ con chíp khỏi các tác động vật lý khi cắt chíp ra khỏi wafer. Sealring thì cũng chả có gì đặc biệt, nó rộng khoảng 10u đến vài chục um, gồm tất cả các lớp kim loại mà công nghệ và người dùng yêu cầu chồng lên nhau cùng với đám via, contact, diffusion loại p implant. Searing người ta khuyến cáo nên connect tới power line GND ( có ai biết để làm gì không ? ) Trong hình mình đã không connect vì vẽ thiếu. Người ta luôn muốn power line GND nằm bên ngoài Power line VDD, có ai biết lý do không ?


                    À, giả sử cái core các bạn design ngon rồi , layout cũng ngon rồi, chỉ việc connect các tín hiệu của core tới IO_Pad nữa là oke. Nhưng như thế vẫn chưa mang đi tape out được đâu. Còn các thứ vớ vẩn khác cần phải quan tâm đến để hoàn thiện các vấn đề khác nữa như ở hình trên mình chưa gắn ESD_Clamp vào , đặt nó vào thì cũng phức tạp layout lên chút, rồi IO ở trên chỉ là IO analog, chưa có buffer búp phiếc gì hết nên gắn vào tape out bật nguồn phát là cái device bên trong tèo ...

                    Từ từ rồi mình sẽ đi sâu thêm cho đến khi chắc chắn để tape out. Cũng lâu phết đấy.!

                    Comment

                    Về tác giả

                    Collapse

                    ngoclinh_xl Tìm hiểu thêm về ngoclinh_xl

                    Bài viết mới nhất

                    Collapse

                    Đang tải...
                    X