FPGA và Altium Designer mọi người vào giúp !

[yakhontvn]

Chào mọi người ! Mình bắt đầu nghiên cứu FPGA bằng tool AD , mình làm thử ví dụ đơn giản kiểu "hard" thì ok . Nhưng bắt đầu làm với soft core thì không làm được ! Chỉ dừng lại ở led blinking thôi ! Lỗi rất nhiều và có rất nhiều thắc mắc không biết hỏi ai ?

[yakhontvn]

42 người đọc và 0 người trả lời !

[yakhontvn]

Mọi người giúp mình lỗi này với , biết lỗi là gì nhưng mà không sửa đươc ! Build mãi được file hex rồi tự dung lại thế :



ERROR:Place:1018 - A clock IOB / clock component pair have been found that are not placed at an optimal clock IOB /
clock site pair. The clock component <n38z> is placed at site <BUFGMUX_X2Y1>. The IO component <JTAG_NEXUS_TCK> is
placed at site <V16>. This will not allow the use of the fast path between the IO and the Clock buffer. If this sub
optimal condition is acceptable for this design, you may use the CLOCK_DEDICATED_ROUTE constraint in the .ucf file to
demote this message to a WARNING and allow your design to continue. However, the use of this override is highly
discouraged as it may lead to very poor timing results. It is recommended that this error condition be corrected in
the design. A list of all the COMP.PINs used in this clock placement rule is listed below. These examples can be used
directly in the .ucf file to override this clock rule.
< NET "JTAG_NEXUS_TCK" CLOCK_DEDICATED_ROUTE = FALSE; >

[yakhontvn]

Off topic ! Không ai đi cùng ! tự kỉ !