Thông báo

Collapse
No announcement yet.

Thắc mắc trong khối always

Collapse
X
 
  • Lọc
  • Giờ
  • Show
Clear All
new posts

  • jefflieu
    replied
    Bạn thử mô phỏng và synthesis đoạn code này xem:
    reg [1:0] MyNumber;
    always@(posedge clk or negedge clk or posedge rst)
    if(rst)
    MyNumber <= 2'b00;
    else if(clk1)
    MyNumber <= 2'b01;
    else
    MyNumber <= 2'b10;
    Mô phỏng và synthesis đi coi sao Synthesis với cả ISE của Xilinx và Quartus của Altera

    Leave a comment:


  • maruko07
    started a topic Thắc mắc trong khối always

    Thắc mắc trong khối always

    Có ai phân tích hộ mình cái đoạn code này với
    always @ (posedge clk or negedge rst) begin
    if(~rst)begin
    ena_ff <= 1'b1;
    end
    else begin
    if(start)
    ena_ff <= 1'b0;
    else begin
    if(load)begin
    if(index == 3'd1)
    ena_ff <= 1'b1;
    else
    ena_ff <= ena_ff;
    end
    else
    ena_ff <= ena_ff;
    end
    end
    end
    Cái mình thắc mắc ở đây là những tín hiệu theo cạnh trong sensitive list sẽ ảnh hưởng như thế nào? Ví dụ như trong sensitive list có > 2 tín hiệu theo cạnh lên/xuống thì k bít nên viết như thế nào???
    Thanks rất nhiều

Về tác giả

Collapse

maruko07 Tìm hiểu thêm về maruko07

Bài viết mới nhất

Collapse

Đang tải...
X