Làm thế nào để liên kết nhiều entity chứa trong nhiều tập tin .vhd (Quartus)

[bqviet]

Xin lỗi, lâu rồi không làm FPGA nên bqv chưa nhớ ra. Ngoài cách tổ chức chung, nó còn phụ thuộc vào phần mềm cụ thể. Có một vài manh mỗi có thể hữu ích cho bạn
https://stackoverflow.com/questions/...-files-in-vhdl
https://forums.xilinx.com/t5/Simulat...-3/td-p/410645

[duong_act]

Bác bqviet, bác chỉ giáo em vài đường với.

[duong_act]

Chào các bác !

Để dễ quản lý em chia code của một project ra làm nhiều tập tin .vhd. Trong mỗi tập tin .vhd có chứa một entity và architecture của nó. Và sẽ có một cái được chọn làm top level.

Vấn đề là khi compile thì chỉ top level được compile còn lại thì không. Chỉ có pin của top level hiển thị trong Pin Assignment.

Vậy xin nhờ các cao nhân chỉ giáo 2 vấn đề:
1. Làm sao để nó compile được hết.
2. Làm sao để liên kết / chia sẻ dữ liệu giữa các entity với nhau. Ví dụ tạo một bộ counter và giá trị của counter dùng cho nhiều entity khác.