SystemVerilog và SystemC

[jefflieu]

Hi anh,
Cám ơn anh đóng góp ý kiến.
Điều đáng mừng là không có lợi thế rõ rệt giữa SystemC và RTL ... (mình còn giữ việc được một thời gian nữa , chưa bị lạc hậu).
Điều đáng buồn là các công cụ free thì lại không hỗ trợ SystemC và SystemVerilog cho nên muốn học cũng khó. Hixhix.
Khi nào rảnh anh có thể kể sơ sơ anh dùng SystemC và SystemVerilog như thế nào được không? Anh viết bằng Tiếng Anh cũng được . Cần thì em dịch lại.
- Ví dụ như mô phỏng hệ thống (system modeling) là như thế nào?
- Hệ thống anh thường mô phỏng gồm những gì. Khi mô phỏng bằng SystemC và SystemVerilog như vậy anh kiểm tra, test điều gì:
++ Tính năng (funtionality)
++ Có đúng đến từng chu kì clock (cycle-accurate) ko?
.... v.v
Việc mô phỏng như vậy có lợi gì so với HDL?
.............

Cảm ơn thời giờ của a!!!

[tonyvandinh]

I used both systemVerilog and systemV in my line of work but most likely will concentrate on systemC more since it is adapted widely at system modeling and most high level synthesis tools also can synthesize the subset of this standard. Currently there is not much advantage to bridge between systemC and RTL since systemC still requires time at least at the interface thus limit the scope during exploration.

Xin loi la phai tra loi bang tieng Anh vi toi ko biet nhieu tu tieng Viet trong lanh vuc nay.

tvd

Neu ai muon tiem hieu them va hoc hoi co ban cua systemC cho hardware thi theo cai link o duoi day:

http://www.asic-world.com/systemc/tutorial.html

[tonyvandinh]

Có anh/chị/bạn/em nào rành về một trong 2 ngôn ngữ này, viết một vài giới thiệu chung để mọi người có khái niệm.
Không biết anh tonyvandinh có rành về 2 ngôn ngữ này không?
Hoặc có bạn nào hứng thú thì tự nghiên cứu rồi tổng hợp lại cho mọi người cũng được
Thanks for your contribution

I used both systemVerilog and systemV in my line of work but most likely will concentrate on systemC more since it is adapted widely at system modeling and most high level synthesis tools also can synthesize the subset of this standard. Currently there is not much advantage to bridge between systemC and RTL since systemC still requires time at least at the interface thus limit the scope during exploration.

Xin loi la phai tra loi bang tieng Anh vi toi ko biet nhieu tu tieng Viet trong lanh vuc nay.

tvd

[jefflieu]

bravo, awesome!

[tungrocker]

có thằng bạn hồi hè thực tập ở ICDirect HCM , có nghiên cứu rất kĩ về verilogSystem , hi vọng vài ngày nữa lấy lời của nó post lên trao đổi với anh em héng . have fun!

[jefflieu]

Có anh/chị/bạn/em nào rành về một trong 2 ngôn ngữ này, viết một vài giới thiệu chung để mọi người có khái niệm.
Không biết anh tonyvandinh có rành về 2 ngôn ngữ này không?
Hoặc có bạn nào hứng thú thì tự nghiên cứu rồi tổng hợp lại cho mọi người cũng được
Thanks for your contribution