Thông báo

Collapse
No announcement yet.

Project nhỏ: Bộ lọc số FIR thực hiện bằng FPGA

Collapse
This is a sticky topic.
X
X
 
  • Lọc
  • Giờ
  • Show
Clear All
new posts

  • tonyvandinh
    replied
    Tôi cũng xin đề nghị là chưa nên làm cách thức "systolic array" ngay từ đầu vì nó sẽ giới hạn vô một cấu trúc riêng biệt cho tốc độ mà thôi. Những tiêu chuẩn khác có thể giữ như trên để mọi người cùng tham khảo về lợi hại của mỗi tiêu chuẩn.

    Mặc dù project này có thể làm bằng một người nhưng tôi xin mọi người cùng đóng góp để thiết kế. Có làm sai mới học hỏi được nhiều. Ăn thua là ở tinh thần cầu tiến.

    Xin Chào

    Leave a comment:


  • danbeo85
    replied
    Hi Cá Chep,

    "Dự án nhỏ" của bạn với yêu cầu trên thật ra không nhỏ tí nào. Mình xin đưa ra một vài chỉ tiêu cơ bản về bộ lọc FIR nha:
    - Độ rộng của ngỏ vào có thể cài đặt theo người sử dụng (dùng parameter) tối đa là 32 bit (cái này tùy bạn thôi)
    - Độ rộng của ngõ ra có thể cài đặt theo người sử dụng + có thể làm tròn lên, xuống, không làm tròn hay độ rộng lớn nhất (Full)
    - Bậc của bộ lọc tối đa là 1024.
    - Có thể tùy chọn dùng Register hay dùng RAM trong cấu trúc phần cứng (Cái này có thể tham khảo)
    - Có khả năng tối ưu cấu trúc dựa vào sự chên lệch giữa tốc độ mẫu và tốc độ cung cấp cho IP (ví dụ tốc độ clock gấp 3 lần tốc độ lấy mẫu)
    - Có khả năng tối ưu theo thông số bộ lọc: đối xứng, lọc 1/k băng thông
    - Có khả năng nạp lại hệ số (hiện tại cái này thì chưa cần thiết)
    - Tần số lấy mẫu tối đa là 27MHz. Còn tần số hoạt động của IP thì tùy bạn có thể là 100 - 200MHz
    - Khi nào làm xong cái đó thì hãy nghĩ đến xử lí đa kênh

    Những điều kiện trên chỉ mang tính tham khảo bạn có thể chọn để làm nha. Chúc bạn thành công
    .^_^.

    Leave a comment:


  • cachep
    replied
    Tiêu chuẩn của thiết kế Generic Ultra-speed FIR Filter

    Em xin lấy tiêu chuẩn thiết kế của zipcores http://www.zipcores.com/generic-ultra-speed-fir-filter.html như sau:

    General Description

    FIR filter designed for very high sample rate applications. Organized as a systolic array, the filter is modular and scalable, permitting the user to specify large order filters without compromising maximum attainable clock-speed. The design is fully generic, with configurable coefficients, data width and number of taps.

    Key Design Features

    - Systolic array for speed and scalability
    - Configurable coefficients
    - Configurable data width
    - Configurable number of taps
    - Symmetric arithmetic rounding
    - Output saturation or wrap modes
    - FPGA sample rates in excess of 550 MHz

    Leave a comment:


  • Project nhỏ: Bộ lọc số FIR thực hiện bằng FPGA

    Để hướng tới các project to hơn, em xin lập threat mới (theo sự động viên của bác Tony). Nếu bạn nào quan tâm xin mời tham gia. Rất mong nhận được ý kiến của mọi người

Về tác giả

Collapse

cachep Tìm hiểu thêm về cachep

Bài viết mới nhất

Collapse

Đang tải...
X