mô phỏng VHDL bằng QUATUS II??

[nguyenlam]

bác nào có tài liệu hướng dẫn cụ thể cho em xin đuợc không ! nếu tiếng việt thì càng tốt! cảm ơn các bác truớc

[caothanh]

cho hỏi cách chuyển từ mã VHDL sang sơ đồ mạch như thế nào?
thanks

[cation_h]

Mình nghĩ là thế này:

Đầu tiên bạn muốn code VHDL thành mạch điện ( dạng netlist ) thì code VHDL mà bạn viết phải là loại code synthesisable tức là có thể tổng hợp được được. trong VHDL sẽ có behavior design, dataflow design, và RTL design. Trong đó RTL design thì chắc chắn là systhesis được nếu có đủ thư viện ( thư viện link kiện này bạn có thể tự viết hoặc down trên mạng hoặc dùng thử viện của một hãng nào đó)

Với VHDL trên FPGA, một số tool như quartus thì bạn có thể systhesis ( tổng hợp thành netlist) ngay cả với một số thiết kế behavior model ( có những cái vẫn không thể chuyển thành mạch điện được mà phải làm các bước tiếp theo để biến thiết kế thành synthesisable) Chi tiết hơn bạn đọc sách về VHDL. Trong quartus, sau khi bạn biên dịch xong muốn xem dạng netlist thì trong thẻ Hierarchy (ở bên tay phải màn hình ) chỉ chuột phải vào tên thiết kế trong ô entity chọn chuột phải rồi chọn locate > locate in RTL viewer. Những link kiện trong file netlist này là của quartus đã viết sẵn, bạn chỉ việc sử dụng. Bạn cũng có thể viết thư viện riêng cho mình

Nếu là thiết kế asic, thì bạn sẽ phải dùng thư viện của một hãng nào đó hoặc là tự viết thư viện các link kiện, các tools systhesis cho ASIC khá đắt lại không cho trial nên tốt nhất là tiếp cận qua tools fpga.

chúc bạn thành công.