Hỏi về vấn đề tổng hợp mạch trong Xilinx ISE ?

[drcool]

Mọi người có ai biết cách thay thế những câu lệnh wait for hay wait until = các lệnh tương đương trong VHDL của Xilinx không ? Mình làm mô phỏng thì dùng được nhưng lúc biên dịch tổng hợp ra mô hình thì báo lỗi là không hỗ trợ .

[jefflieu]

Mọi người có ai biết cách thay thế những câu lệnh wait for hay wait until = các lệnh tương đương trong VHDL của Xilinx không ? Mình làm mô phỏng thì dùng được nhưng lúc biên dịch tổng hợp ra mô hình thì báo lỗi là không hỗ trợ .

Khi viết code HDL, các bạn có thể đoán trước các câu lệnh nào có thể dịch sang phần cứng bằng cách suy nghĩ xem người ta thực hiện câu lệnh đó bằng các phần tử phần cứng cơ bản như thế nào.
Vì FPGA chỉ có LUT + Flip-flop nên khi bạn "wait 1 ns" ... không cách gì làm được. Tương tự các khái niệm khác như truy hồi (recursive) cũng không thực hiện được trên FPGA. Không chỉ riêng Xilinx mà tất cả các FPGA khác.

Để thực hiện việc chờ, người ta thường phải chờ một số nguyên lần của chu kì của clock. Ví dụ clock = 50MHz, người ta dùng thêm một tầng flip-flop nữa đề chờ 20ns.

process(clk)
if(rising_edge(clk)) then
late_A <= signal_A;--20ns late
late2x_A <= late_A;--40ns late
end if;
end process;
late_A, late2x_A sẽ dùng để synchronize các mạch logic khác trong thiết kế.