Cho hoi ve Logic CMOS

[Hercule]

Input cua chuẩn TTL nếu ko nối gì hết thi dc hiểu la Logic 1. Vây các bác cho em hỏi điều này có đúng với CMOS ko. Nếu được xin giải thích chi tiết vì sao như vậy. Thanks

[NamVN]

Tôi cho rằng đây là một trong những câu hỏi có chiều sâu rất hiếm gặp trong diễn đàn này. Và cũng không ngạc nhiên khi thấy bạn hỏi đã lâu mà không có ai trả lời.

Tôi đồng ý với bạn, hiểu sâu về linh kiện giúp bạn tránh được những lỗi ngớ ngẩn khi thiết kế, và linh hoạt khi sửa chữa.

Về phần trả lời:
1. Ở cổng (gate) logic TTL, khi cửa vào (input) thả nổi (floating), nó được coi như được cấp mức logic 1.
2. Ở cổng logic CMOS, không cho phép thả nổi cửa vào. Cửa vào của cổng logic CMOS phải được sử dụng (nối đến cửa ra của một linh kiện khác), nếu không sử dụng thì phải được kéo về cực + hoặc - nguồn (Vdd hoặc Vss).

Lý do? Rất đơn giản, bạn hãy nhìn vào sơ đồ cấu tạo của các cổng logic TTL và CMOS.
1. Ở cổng logic TTL, cửa vào là cực phát E của transistor npn. Do vậy, nếu thả nổi cửa vào, cũng giống như khi nối nó lên cực + nguồn (logic 1), đều không có dòng cực gốc B, transistor không tác động.
2 Ở cổng logic CMOS, cửa vào lại là cực cổng G của transistor MOSFET, mà bạn biết rồi đó, nó được cách ly với độ cách điện lên tới hàng giga ôm, thậm chí tera ôm. Điện tích khắp nơi trong môi trường xung quanh có thể tích lại tại cực G và đủ để thay đổi trạng thái logic của cổng mà ta không kiểm soát được, thậm chí làm hư hỏng linh kiện. Chính vì vậy mà cửa vào của logic CMOS tuyệt đối không được thả nổi.

Xung quanh các cổng logic, dù chúng rất gần gũi, thông dụng, nhưng có rất nhiều điều cần khám phá. Hy vọng bạn sẽ tiếp tục tìm hiểu và đặt thêm được những câu hỏi mới thật hay.

NamVN

[phamthaihoa]

Ở cổng logic CMOS, cửa vào lại là cực cổng G của transistor MOSFET, mà bạn biết rồi đó, nó được cách ly với độ cách điện lên tới hàng giga ôm, thậm chí tera ôm. Điện tích khắp nơi trong môi trường xung quanh có thể tích lại tại cực G và đủ để thay đổi trạng thái logic của cổng mà ta không kiểm soát được, thậm chí làm hư hỏng linh kiện. Chính vì vậy mà cửa vào của logic CMOS tuyệt đối không được thả nổi.

Nói thêm, hầu hết các IC CMOS đều có diode nối lên nguồn để bảo vệ chống tích điện, ESD Protect. Nhờ có diode này mà mức mà điện áp của chân đó không thể ngoài phạm vi Vdd + 0.6V và Vss - 0.6V.
Khi thiết kế gặp các chân CMOS này nên chú ý treo lên nguồn hoặc xuống đất, tùy thuộc vào mục đích điều khiển, không nên tiếc mấy con trở treo, chứ gặp 2 thằng cũng lơ lửng thì có mà , nhớ chú ý chân 3-State và chân OpenDrain.

Anh Nam có thể nói thêm về tính tương thích giữa các chuẩn (về tốc độ, mức logic) được không, ví dụ như logic làm việc giữa LS và HC, em đã gặp trường hợp LS và HC không làm việc với nhau, nhưng HC với nhau thì OK.

Ngoài ra thêm các họ ít gắp như ECL thì càng hay, thanks.

[NamVN]

Rất sẵn lòng, tuy nhiên, tôi cần một ít thời gian.

Về LS giao tiếp với HC, bạn nhớ rằng HC lái LS thì OK, không vấn đề gì, tuy nhiên, LS lái HC, thì không được, chính xác hơn là kết quả không đảm bảo.

Giải pháp, về mặt kỹ thuật, thì bạn hãy tìm mua CD4504, chuyên dùng để phối ghép TTL-CMOS và ngược lại, tuy nhiên, hơi khó tìm. Còn về giải pháp tình thế - tôi cho rằng bạn có thể nghĩ ra đó.

NamVN.

[PhoiBo]

Hic,hic giao tiếp giữa các họ logic với nhau mà không biết tiêu chuẩn kỹ thuật thì kết quả rất là không logic. Em có cái link này:http://www.fairchildsemi.com/an/AN/AN-314.pdf khá hay đó. Còn nữa nè : http://www.fairchildsemi.com/an/AN/AN-319.pdf. Giải pháp tình thế mà bác NAMVN nói chắc là điện trở kéo lên ( pullup ). Chúc các bác làm mạch logic hoạt động thật logic.