Lỗi này là lỗi gì vậy các bạn?

[thanhsangc5]

Mình mới học Verilog, viết được cái code, sau đó "start complitation" thì nó báo lỗi như thế này :"Error: Top-level design entity "Verilog_Projects" is undefined"
lên mạng đọc thì bảo là do chua set top level cho file code đó, chả hieu sao nưa, bạn nào biet chỉ với, thanks!

[ngoclinh_xl]

Mình đoán là bạn dùng Quartus để compiler. Bạn set Modul Top level ( là file code verilog Top ) bằng cách chuột phải lên file Top_level.v ( trong cửa sổ file ở work space) chọn set up to top level. Sau đó compile lại là ok.