Phân biệt RTL code và Behavior code,

[Gimemecs1315]

Em mới học về VHDL, em thấy khi phân biệt RTL code và Behavior code rất mơ hồ ví dụ như cùng code VHDL cả nhưng RTL thì tổng hợp đc còn Behavior chỉ để mô phỏng và debug ... Em đang muốn học để code theo RTL coding style để sau này còn synthesize. Em không biết bắt đầu từ đâu, học như thế nào, đọc tài liệu nào, code ntn để là RTL chứ không phải Behavior (sorry vì em học code theo C, C++ quen rồi ... nên có thể hỏi hơi ngớ ngẩn) Các anh, chị đi trước có thể giải thích cũng như cho em lời khuyên hay cách học được không. Thanks

[Rommel.de]

VHDL là viết tắt của "Very high speed Hardware Description Language" nên nó là ngôn ngữ mô tả phần cứng chứ không phải là ngôn ngữ lập trình. Đó là điều mà trước tiên bạn cần phải nhớ kỹ. Khi bạn viết VHDL tức là bạn đang mô tả lại phần cứng mà bạn thiết kế chứ không phải là bạn đang lập trình. RTL là viết tắt của "Register Transfer Level". Những mạch số mà bạn thiết kế có thể được môt tả bằng những phần tử flipflop có trong mạch, và mạch combinational logic giữa các flipflop này. RTL code tức là đoạn code mô tả hoạt động của phần combinational logic nằm giữa các flipflop (Register). Các phần mềm EDA sẽ tổng hợp đoạn code của bạn để tạo ra mạch logic nằm giữa các flipflop thực hiện chức năng mà bạn đã mô tả.

Vì vậy khi bạn viết RTL code thì bạn trước hết cần hiểu được các phần mềm EDA sẽ tổng hợp các đoạn code thành mạch thực tế như thế nào (ví dụ như câu lệnh if sẽ được chuyển thành mux, câu lệnh for sẽ được unroll thành nhiều đoạn mạch tương tự nhau...). Sau đó bạn phải biết được mạch bạn đang thiết kế là như thế nào (ở đây dùng FSM, ở kia dùng ALU...) rồi sau cùng mới viết code mô tả mạch mà bạn thiết kế. Cái này cần một chút kinh nghiệm nhưng sau khi quen rồi thì có thể xem qua là đã biết mạch cần phải làm là như thế nào và viết thế nào rồi.

Ở đây có một quyển sách tớ nghĩ là cũng tạm được bạn muốn có thể xem qua.

RTL Hardware Design Using VHDL: Coding for Efficiency, Portability, and Scalability

Deposit Files

[hithere123]

Chào bạn Gimemecs1315,

Em mới học về VHDL, em thấy khi phân biệt RTL code và Behavior code rất mơ hồ ví dụ như cùng code VHDL cả nhưng RTL thì tổng hợp đc còn Behavior chỉ để mô phỏng và debug ... Em đang muốn học để code theo RTL coding style để sau này còn synthesize.

Mình có một cách phân biệt cũng khá mơ hồ, đó là "behaviour code" là code mà không systhesis được. Ví dụ bạn viết #45 ns; thì chẳng tool nào tổng hợp được dòng code đấy cho bạn được, nhưng nó là behaviour cho một mạch delay 45ns.

Về cách học code thì bác Rommel.de đã chỉ ra những điểm rât mấu chốt rồi.

Thân mến,

[thuốc lào 07]

chào cả nhà. mình có đoạn chuong trình này mong mọi người giải thích cho mình;
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
use work.CALC1_PAK.all;ENTITY CNTRL_FSM_TB_vhd IS

END CNTRL_FSM_TB_vhd;

ARCHITECTURE behavior OF CNTRL_FSM_TB_vhd IS

COMPONENT CNTRL_FSM
PORT(
DATA_FRAME : IN MY_RECORD;
CLK : IN std_logic;
RESET : IN std_logic;
A_OP : OUT std_logic_vector(3 downto 0);
B_OP : OUT std_logic_vector(3 downto 0);
C_IN : OUT std_logic;
OP_CODE : OUT std_logic_vector(3 downto 0);
EXP : OUT std_logic_vector(3 downto 0);
MEM_EN : OUT std_logic;
ALU_EN : OUT std_logic ;
COMP_EN : OUT std_logic ;
ADDR : OUT std_logic_vector(2 downto 0) );
END COMPONENT;

SIGNAL DATA_FRAME : MY_RECORD := ("0000", "0000","0000",'0',"0000");
SIGNAL CLK : std_logic := '0';
SIGNAL RESET : std_logic := '0';
SIGNAL A_IN, B_IN : std_logic_vector(3 downto 0);
SIGNAL C_IN : std_logic;
SIGNAL OP_CODE : std_logic_vector(3 downto 0);
SIGNAL EXP : std_logic_vector(3 downto 0);
SIGNAL ALU_EN, MEM_EN, COMP_EN : std_logic;
SIGNAL ADDR : std_logic_vector(2 downto 0);
BEGIN
uut: CNTRL_FSM PORT MAP(
DATA_FRAME => DATA_FRAME,
CLK => CLK,
RESET => RESET,
A_IN => A_IN,
B_IN => B_IN,
C_IN => C_IN,
OP_CODE => OP_CODE,
EXP => EXP,
ALU_EN => ALU_EN, MEM_EN => MEM_EN, COMP_EN => COMP_EN ,
ADDR => ADDR );

CLK <= not CLK after 20 ns;
RESET <= '1' after 10 ns, '0' after 25 ns;

tb : PROCESS
BEGIN
DATA_FRAME <= ("1000", "0100","0000",'0',"0000");
wait for 100 ns;
DATA_FRAME <= ("1000", "0100","0101",'0',"0000");
wait for 100 ns;
DATA_FRAME <= ("1000", "0100","0100",'0',"0000");
wait; -- will wait forever
END PROCESS;

END TEST;