Tạo Ethernet IP core cho Virtex-4

[cunconvisl]

Mình đang làm một Project trên Virtex-4, nhưng gặp trở ngại là bản EDK không hỗ trợ IP Ethernet 10/100. Do vậy, nhiệm vụ hiện nay là phải viết một IP Ethernet mới cho nó. Có ai đã phát triển Ethernet IP core chưa ? cho mình một vài lời khuyên !
Vấn đề hiện nay mình chưa hiểu là:
1/ Cách tổ chức của Ethernet theo tiêu chuẩn IEEE 802.3x cơ bản nhất
2/ Cách add một IP core mới vào thư viện IP của EDK

Mong được mọi người hướng dẫn

[jefflieu]

2/ Bạn có thể dùng Wizard có sẵn trong EDK de tao. (Create or import custom peripherals)
- Wizard se hoi ban một vài câu hỏi để thiết lập các thông số cho peripherals của ban.
- Wizard se tạo ra 2 thư mục chính là:
+ Software drivers
+ Hardware
-- Trong Hardware có 3 thư mục: HDL, Data, Dev
---- HDL có 2 files: user_logic.vhdl và $IP_CORE_NAME.hdl
--------- Bạn cần thay đổi file user_logic.vhdl, một bên của user logic sẽ nối voi system bus (OPB hoặc PLB) .. một bên sẽ nối với logic của bạn.
---- Data có file quan trọng là file mpd dùng để EDK hiểu cách nối pheripheral vào system. File pao dùng để EDK biết cách tổng hợp (synthesis) IP của bạn.
-- Software:
---- Một số hàm cơ bản để bạn access vào ADDRESS_RANGE của peripherals (viết/đọc vào các registers)
Lời khuyên: Cứ tạo ra một cái pheripheral, đừng chỉnh sửa gì, gắn vào EDK và chay SelfTest (Có sẵn trong thư mục Software Driver). Cũng đơn giản. Debug mới khó.

[saolaithenhi]

trong xess có core Ethernet cho Virtex đây này: A 10/100 Mbps Ethernet MAC implemented in a Virtex XCV300 FPGA with the XSV board.
http://www.xess.com/ho03000.html

hình như trong xess hay xilinx phần Education gì đó có mấy cái lab (6 thì phải) hướng dẫn toàn bộ về các thao tác với IP core cho EDK và cả SDK luôn đó, chịu khó tìm đi

tiện thể cho hỏi bạn đang làm project gì đó? cty hay là sinh viên?

[cunconvisl]

Thanks jefflieu và saolaithenhi !
Híc, cứ mỗi lần dùng EDK là váng cả đầu, công nhận là việc Debug phức tạp thật !
@ jeflieu: Đang thử theo cách của bạn, chắc phải làm nhiều mới rút được kinh nghiệm. Mà tớ không am hiểu VHDL lắm nên việc modify User_logic.vhdl sẽ khó khăn đây. Sao cái bọn Xilinx EDK không Complie sang code verilog cho dễ nhỉ ?!
@ saolaithenhi : Search trên Google mỏi cả mắt nhưng chưa thấy cách viết Ethernet IP core. Hiện tớ đang thực hiện một Project về Info Security cho Phòng thí nghiệm, chủ yếu về các chuẩn mã tiên tiến hiện nay như RSA, AES, hay El Gaman...Rất vui nếu có nhiều bạn cùng quan tâm và cho ý kiến.

[phoenixdown]

Ethernet core bác lên www.opencores.org mà lấy về, nhiều lắm

[jefflieu]

Thanks jefflieu và saolaithenhi !
Híc, cứ mỗi lần dùng EDK là váng cả đầu, công nhận là việc Debug phức tạp thật !
@ jeflieu: Đang thử theo cách của bạn, chắc phải làm nhiều mới rút được kinh nghiệm. Mà tớ không am hiểu VHDL lắm nên việc modify User_logic.vhdl sẽ khó khăn đây. Sao cái bọn Xilinx EDK không Complie sang code verilog cho dễ nhỉ ?!

Có, gần cuối quá trình có một dấu tick tao Verilog thay vi VHDL (nhưng Xilinx recommends là dùng VHDL)

[cunconvisl]

Mình tìm được cái này cho Vertex 4 và đang nghiên cứu nó, có vẻ rất hữu ích đấy:

http://www.xilinx.com/bvdocs/appnotes/xapp807.pdf
http://www.xilinx.com/bvdocs/appnotes/xapp807.zip

Đây là một core Trimode Ethernet MAC (TEMAC), là một open source dựa trên nền tảng uIP TCP/IP hỗ trợ các kết nối 10/ 100/ 1000 Mb/s. Yêu cầu tài nguyên khá đơn giản
1 PPC 405
1 TEMAC
2 FIFO của Virtex 4
40 LUT
Hy vọng sẽ giúp ích cho những ai nghiên cứu ứng dụng Web server cho các hệ thống nhúng

[ntn_vn1701]

Mình tìm được cái này cho Vertex 4 và đang nghiên cứu nó, có vẻ rất hữu ích đấy:

http://www.xilinx.com/bvdocs/appnotes/xapp807.pdf
http://www.xilinx.com/bvdocs/appnotes/xapp807.zip

Đây là một core Trimode Ethernet MAC (TEMAC), là một open source dựa trên nền tảng uIP TCP/IP hỗ trợ các kết nối 10/ 100/ 1000 Mb/s. Yêu cầu tài nguyên khá đơn giản
1 PPC 405
1 TEMAC
2 FIFO của Virtex 4
40 LUT
Hy vọng sẽ giúp ích cho những ai nghiên cứu ứng dụng Web server cho các hệ thống nhúng

Mình cũng làm thử cái này rồi , theo hướng dẫn trong file xapp807.pdf nhưng không thành công . Các file sau khi build nó không giống các file trong thư mục demos của họ đính kèm. Chưa biết nguyên nhân vì sao . Ai debug thành công thì chia sẻ với . Thanks !!!