Hỏi về Verilog

[jefflieu]

Trong mạch synchronous, mỗi flip-flop sẽ hoạt động bằng 1 clock, hay hoạt động trong một miền clock. Một thiết kế sẽ có 1 hoặc nhiều miền clock.
2 miền clock là không đồng bộ nếu nó không có mối quan hệ nào (về pha) với nhau hết. Bạn đọc phần 9.7 của sách để hiểu rõ hơn.
Tương tự, thí dụ bạn có một tín hiệu từ ngoài chip đi vào chip, là đầu ra của 1 nút nhấn, vì bạn không biết khi nào tín hiệu sẽ thay đổi, tín hiệu này sẽ là asynchronous với miền clock trên chip của bạn. Bạn phải synchronise tín hiệu này trước khi "sử dụng".

[hoangclick]

Anh chắc đọc rất nhiều sách rồi, nên biết nhiều thứ như vậy,hi. Nhưng có cụm từ em vẫn chưa hiểu là, "Thiết kế và tổng hợp hệ thống số", vậy ý người ta muốn nói "Tổng hợp" nghĩa là gì vậy anh,
có phải là khi thiết kế thì ta phải chia ra và thiết kế từng module nhỏ rồi tổng hợp lại phải không ạ?
E vẫn chưa hiểu tại sao phải tổng hợp và tổng hợp để làm gì?

[jefflieu]

Anh chắc đọc rất nhiều sách rồi, nên biết nhiều thứ như vậy,hi. Nhưng có cụm từ em vẫn chưa hiểu là, "Thiết kế và tổng hợp hệ thống số", vậy ý người ta muốn nói "Tổng hợp" nghĩa là gì vậy anh,
có phải là khi thiết kế thì ta phải chia ra và thiết kế từng module nhỏ rồi tổng hợp lại phải không ạ?
E vẫn chưa hiểu tại sao phải tổng hợp và tổng hợp để làm gì?

Tổng hợp là dịch ra từ behavior xuống thành một netlist là một mạng lưới các cổng (gate):
Logic synthesis - Wikipedia, the free encyclopedia

[hoangclick]

Tổng hợp là dịch ra từ behavior xuống thành một netlist là một mạng lưới các cổng (gate):
Logic synthesis - Wikipedia, the free encyclopedia

hay quá! phải ngâm cứu về cái này rồi,hi