Thiết kế FPGA dưới dạng schematic

[anhga1]

Chào các bác,
Em đang thiết kế 1 mạch số dùng FPGA.
Em thiết kế dưới dạng file schematic sau đó mô phỏng để xem dạng sóng.
Khi chạy mô phỏng trên Testbel, em thấy con đếm nó k chạy các bác ạ.
Các đầu ra Q0-Q3 lúc nào cũng ở trạng thái k xác định (trạng thái 'X'). Phần cứng e cho CE =1, CLR = 0.
Em thử các con đếm khác trong thư viện đều như thế. Bác nào đã từng gặp trường hợp này xin chỉ giáo giúp e.
Cám ơn các bác nhiều nhiều!

[jefflieu]

Chào các bác,
Em đang thiết kế 1 mạch số dùng FPGA.
Em thiết kế dưới dạng file schematic sau đó mô phỏng để xem dạng sóng.
Khi chạy mô phỏng trên Testbel, em thấy con đếm nó k chạy các bác ạ.
Các đầu ra Q0-Q3 lúc nào cũng ở trạng thái k xác định (trạng thái 'X'). Phần cứng e cho CE =1, CLR = 0.
Em thử các con đếm khác trong thư viện đều như thế. Bác nào đã từng gặp trường hợp này xin chỉ giáo giúp e.
Cám ơn các bác nhiều nhiều!

Trong mô phỏng, các tín hiệu ngoài trạng thái 0, 1 còn trạng thái Z, U ... Bạn phải clear để nó trở về '0'

[anhga1]

Trong mô phỏng, các tín hiệu ngoài trạng thái 0, 1 còn trạng thái Z, U ... Bạn phải clear để nó trở về '0'

Cám ơn bác nhé.
Em đã xây dựng module couter bằng VHDL và kết quả ok.