[Quartus - Verilog]

[kataraus]

Em thấy có 1 đoạn code mẫu thế này

module part4(D,clk,Qa,Qb,Qc);
input D,clk;
output Qa,Qb,Qc;
machlatD d1(D,clk,Qa);
machlatDcanhlen d2(D,clk,Qb);
machlatDcanhxuong d3(D,clk,Qc);
endmodule

trong đó các module như machlatD, machlatDcanhlen, machlatDcanhxuong được đặt trong 1 thư mục khác nhưng khi biên dịch thì Quartus nó cũng biên dịch được.
Xin hỏi làm cách nào để có thể làm được các module con như vậy?
Cụ thể các bác xem ở file đính kèm giùm, cám ơn nhiều !

[jefflieu]

Mình không rành về cách thiết kế với Verilog, nhưng thư mục nào đâu quan trọng, chỉ cần add file vào project là được, và nếu không lầm thì Verilog có sử dụng include ?

[hoanglongroy]

chính xác, chỉ cần add file vào project là xong.
còn cách viết module cũng tương tự như cách bạn viết module part4 vậy.
ví dụ:
module machlatD d1(D,clk,Qa);
input xxxxxxxx;
output xxxxxxx;
.....
endmodule

vậy nên cái part4 mà bạn muốn gọi ra ở module khác cũng tương tự
...
part4 P(x,y,z,a,b,c);
...