giúp về vấn đề set và preset của bộ đếm FF

[kisutoan]

em đang làm thử bài tập và kiểm tra xem mình làm có đúng không ( mộ phỏng proteus)
hỏi 1:

bài em như sau :FF JK , preset và set tích cực mức thấp
thiết kế bộ đếm : Q3 Q2 Q1 Q0 : 1000-->0010--->0100-->0001-->1000->...

em muốn preset trạng thái: 0001 về trang thái 1000 thì
chỉ cần chân Q0 đưa qua cổng Nand hay phải đưa thêm các chân Q3 Q2 Q1 Q0 qua cổng NOT rồi vào cổng NAND
bước 2: nối đầu ra của NAND vào các chân preset của FF

em muốn set trạng thái ban đầu cho mạch : 1000 thì em chỉ cần cho Q3 xuống mass ( trong proteus mình nối đất phải không)

hỏi 2: dù là mạch đếm lên hay đếm xuống thì:
nếu chân preset và set tích cực thấp ( cao) cách làm như thế nào

[cxhpt2007]

em đang làm thử bài tập và kiểm tra xem mình làm có đúng không ( mộ phỏng proteus)
hỏi 1:

bài em như sau :FF JK , preset và set tích cực mức thấp
thiết kế bộ đếm : Q3 Q2 Q1 Q0 : 1000-->0010--->0100-->0001-->1000->...

em muốn preset trạng thái: 0001 về trang thái 1000 thì
chỉ cần chân Q0 đưa qua cổng Nand hay phải đưa thêm các chân Q3 Q2 Q1 Q0 qua cổng NOT rồi vào cổng NAND
bước 2: nối đầu ra của NAND vào các chân preset của FF

em muốn set trạng thái ban đầu cho mạch : 1000 thì em chỉ cần cho Q3 xuống mass ( trong proteus mình nối đất phải không)

hỏi 2: dù là mạch đếm lên hay đếm xuống thì:
nếu chân preset và set tích cực thấp ( cao) cách làm như thế nào

Chào bạn tôi không rõ 1 số câu hỏi của ban:
Tôi nghĩ bạn viết nhầm trạng thái bộ đếm phải là Q3 Q2 Q1 Q0:1000-->0100-->0010-->1000-->...vì đây là dạng bộ đếm vòng thường gặp mà điều đó cũng không quan trọng trạng thái bộ đếm thế nào thì cứ lập bảng kích cho FF JK là xong.Còn việc sử dụng đặt trạng thái cho bộ đếm như bạn thì không ổn, hình như bạn nhầm kí hiệu preset & set vì preset (PR) là thiết lập Q=1 , còn clear(CLR) hay reset(RST) là xóa Q=0.Cứ theo nguyên lý đó mà thiết kế thôi.
Không được phép nối Q3 xuống mass vì nó là đầu ra , bạn nên nhớ đặt trạng thái đầu ra cần thiết lập logic đầu vào chức năng tương ứng chứ không phải theo kiểu ép trực tiếp mức logic đầu ra , nếu Q3 đang ở mức logic cao (+V) mà nối xuống mát có khả năng làm hỏng IC , đây không phải là kiểu đầu ra hở cực góp (OC).
Còn câu hỏi 2 , tích cực mức thấp hay cao thì có gì mà phải hỏi, rõ ràng bạn không hiểu lắm về mức tích cực , nó là 2 trạng thái ngược nhau chúng ta không đề cập đến trạng thái trở kháng cao ở đây.
Kiến thức về mạch logic tổ hợp rất quan trọng , việc thiết kế tốt mạch dãy cần phải học tốt cả mạch logic tổ hợp.
Chúc bạn vui !