Lỗi gạch chéo ở chân linh kiện cần giúp đỡ

[pripvn]

cho em hỏi em để đi dây tự động và chỉnh các thông số sau theo hướng dẫn trên mạg thì khi đi dây xong em soi kĩ vào chân linh kiên thì gặp lỗi sau,
đây là mạch in ạ

em k biết đó là lỗi gì ạ,tại em mới thiết kế mạch lần đầu nên chưa hiểu lắm ạ.

các anh chị có thể giải thích cho em hiểu rõ chọn kích thước clearance,độ rộng đường net chung ,đường nguồn,độ rộng các lỗ vias ,lỗ hole thì mình chọn như nào là tối ưu nhất ạ,em thấy trên mạng có rất nhiều cách chọn mà k biết cách chọn nào
Như mạch trên em chọn theo tài liệu trên mạng,để độ rộng net là 20mil,độ rộng power 40mil,clearance 20mil,độ rộng vias dimeter 70mil,size 30mil ạ
Và làm sao có thể chọn footprint chuẩn cho các linh kiện à,tại em lấy thư viện trên mạng thì 1 linh kiện có nhiều loại footprint ????các a chị có thể cho em kinh nghiệm chọn footprint với mỗi loại linh kiện k ạ.
Em xin cảm ơn các a chị ạ!

[Lam-dt]

Chân IC bị gạch chéo là chân sẽ không được nối đi đâu cả ( coi như bỏ trống). Còn kich thước thì khó nói cụ thể, cái đó tùy dk làm mạch,... kinh nghệm...trên dđ có trao đổi nhiều rồi mà.

[tranvanlac]

tools => reset error markers là hết .

[duong_act]

Lỗi do vi phạm luật của Design Rules Check (DRC). Ở đây có thể nhìn thấy Pad đã va chạm hoặc khoảng cách quá nhỏ với Top Overlay.
Cách sửa : Vẽ lại cho đúng hoặc đặt lại DRC bằng phím tắt DR.