Tweet
lỗi trong model sim
các bác cho e hỏi là đầu tiên e dùng model sim thì khi khởi tạo file verilog mới , kích vào thì có hiện cửa sổ soạn thảo nhưng sau đó không biết là e bấm nhầm cái gì mà khi kích vào file verilog mới nó lại mở ra trong altium, không thể soạn thảo được trong model sim trong khi nếu e khởi tạo file VHDL thì kích vào lại có cửa sổ soạn thảo. Bây giờ e phải làm sao?????
