Analog IC design

[thanh_intel]

Chào bác Hithere123 và mọi người. Em đang làm lại cái LDO. Có một thông số mà em chưa hiểu ý nghĩa của nó lắm. Đó là Gain band Unity.
Thông thường với LDO cấp dòng ra mã 100mA thì UGB vào khoảng từ 5Mhz đến 10Mhz. Trường hợp LDO cấp dòng ra max 1A thì UGB <= 1MHz. Các bác cho em hỏi ý nghĩa của thông số này với ạ?

Trường hợp LDO cấp dòng tải max 1A mà UGB chỉ 1Mhz thì khi lấy LDO này làm nguồn cho những con vi điều khiển 8-bit hay 16 bit ... mà những con chíp này nó hoạt động với thạch anh dạo động từ 10Mhz đến vài trăm MHz thì con LDO này có bị sao không ?
Chân thành cảm ơn.

Nhìn cái này chắc bạn hiểu về UGB

Ở LDO có một trade-off giữa UGB và slew rate dòng, chính cái này là nguyên nhân ảnh hưởng đến spike ở transient response (load step condition). Hai cái thằng này thường gặp trong design LDO, cần phải thiết kế sao cho hai cái thằng này độc lập với nhau, High Slew rate và Large Unity-Gain Bandwidth là điều mà designer mong muốn đạt được. Cái ni chắc Anh Yên rõ hơn bao giờ hết hihi

Về layout đi metal (lớp trên) qua gate của PowerMos mình nghĩ là không ảnh hưởng, bạn nói là dòng điện chạy trong dây dẫn sinh ra điện trường là chưa đúng đâu nha. Vì điện trường hình thành là do điện áp, bạn cứ layout sao cho các đường đi song song nhau giữa các lớp metal là nhỏ nhất, và nếu như cùng 1 lớp mà có các đường song song thì nên đi giữa nó là GND để shielding. Giữa các metal nên đi vuông góc vừa dễ cho việc debug và tránh ảnh hưởng, VD như bạn quy định M1 đi ngang, M2 đi dọc, M3 đi ngang, M4 đi dọc .... như thế là Ok.

Đó là mấy suy nghĩ của mình, hy vọng giúp đựoc bạn.

[ngoclinh_xl]

Nhìn cái này chắc bạn hiểu về UGB

Ở LDO có một trade-off giữa UGB và slew rate dòng, chính cái này là nguyên nhân ảnh hưởng đến spike ở transient response (load step condition). Hai cái thằng này thường gặp trong design LDO, cần phải thiết kế sao cho hai cái thằng này độc lập với nhau, High Slew rate và Large Unity-Gain Bandwidth là điều mà designer mong muốn đạt được. Cái ni chắc Anh Yên rõ hơn bao giờ hết hihi

Về layout đi metal (lớp trên) qua gate của PowerMos mình nghĩ là không ảnh hưởng, bạn nói là dòng điện chạy trong dây dẫn sinh ra điện trường là chưa đúng đâu nha. Vì điện trường hình thành là do điện áp, bạn cứ layout sao cho các đường đi song song nhau giữa các lớp metal là nhỏ nhất, và nếu như cùng 1 lớp mà có các đường song song thì nên đi giữa nó là GND để shielding. Giữa các metal nên đi vuông góc vừa dễ cho việc debug và tránh ảnh hưởng, VD như bạn quy định M1 đi ngang, M2 đi dọc, M3 đi ngang, M4 đi dọc .... như thế là Ok.

Đó là mấy suy nghĩ của mình, hy vọng giúp đựoc bạn.

Vâng, cảm ơn bác Thanh_intel!
Em nghe bảo việc tạo PAD cho con chíp LDO của em thường là tạo 4 PAD cho một pin. Rồi nối bondwire từ 4 PAD này vào một pin ở bên ngoài die. Không biết có đúng vậy không ạ ? Em chưa làm cái khoản PAD với ESD bao giờ thành ra chưa rõ lắm. Bây giờ em đang chọn package cho con chíp LDO của mình. Em cũng chưa đụng tới việc chọn package bao giờ nên em đã dùng datasheet của con TC1264 của microchip và thấy chúng có 3 loại package là 3-PIN TO-220, 3-PIN DDPAK, 3-PIN SOT-223. Trong datasheet thấy có có chữ JEDEC các bác ạ. Con chíp của em có 4 chân. Không biết em phải chọn loại package nào? Việc chọn package có phải bắt buộc theo tiêu chuẩn JEDEC không các bác ? Hay em phải tự thiết kế package riêng cho con chíp của mình hả các bác?
Em cảm ơn các bác .
P/S em có đính kèm cái datasheet của con chíp TC1264.

[thuclh]

Ừm, unity gain = "gain = 1(unity)". Unity Gain Bandwidth là dải tần từ 0 -> tần số có gain=1. Hệ số khuyếch đại <= 1 không có ý nghĩa. Gain < 1 -> Tín hiệu lối ra luôn bé hơn tín hiệu lối vào -> suy hao, chứ k phải khuyếch đại, .
-> có thể hiểu nôm na UBW là dải khuyếch đại tín hiệu. -> thời gian nhanh nhất mà amplifier có thể đáp ứng với thay đổi lối vào là T=1/Fugf (FT là tần số tại Unity Gain). Khi em có xung nhảy bậc tải nhanh hơn UGF, trong khoảng thời gian 0 -> 1/Fugf, bộ khuyeechs đại (LDO) không thể đáp ứng -> K có regulate trong thời khoảng thời gian này. Dòng cấp ra mạch ngoài chỉ dựa vào tụ output (Em có thể tính overshoot/undershoot dựa vào giá trị tụ và Resr).

UBW và slew rate có nhiều điểm tương đồng cũng như khác biệt. UBW có được khi em khảo sát AC, tức là em khảo sát với kích thích (stimulus) là xung sin với tần số khác nhau ở một điểm làm việc (DC) nào đấy. Dĩ nhiên với toàn bộ hệ thống thì tốc độ thay đổi lối ra Không thể nhanh hơn tốc độ thay đổi lối vào ở tần số lớn hơn UNF. Tuy nhiên nếu hệ thống của em là hệ thống một điểm cực thì UBW của em chủ yếu phụ thuộc vào điểm cực trội. Nhiều khi (đa số) nó (điểm cực trội) lại không nằm ở tầng output -> Cận biên trên của slew rate không là UNF mà là UNF của chỉ output stage.

Lần trước anh cũng đã giới thiệu quyển sách LDO của rincon mora. Em nên tham khảo.

[ngoclinh_xl]

Ừm, unity gain = "gain = 1(unity)". Unity Gain Bandwidth là dải tần từ 0 -> tần số có gain=1. Hệ số khuyếch đại <= 1 không có ý nghĩa. Gain < 1 -> Tín hiệu lối ra luôn bé hơn tín hiệu lối vào -> suy hao, chứ k phải khuyếch đại, .
-> có thể hiểu nôm na UBW là dải khuyếch đại tín hiệu. -> thời gian nhanh nhất mà amplifier có thể đáp ứng với thay đổi lối vào là T=1/Fugf (FT là tần số tại Unity Gain). Khi em có xung nhảy bậc tải nhanh hơn UGF, trong khoảng thời gian 0 -> 1/Fugf, bộ khuyeechs đại (LDO) không thể đáp ứng -> K có regulate trong thời khoảng thời gian này. Dòng cấp ra mạch ngoài chỉ dựa vào tụ output (Em có thể tính overshoot/undershoot dựa vào giá trị tụ và Resr).

UBW và slew rate có nhiều điểm tương đồng cũng như khác biệt. UBW có được khi em khảo sát AC, tức là em khảo sát với kích thích (stimulus) là xung sin với tần số khác nhau ở một điểm làm việc (DC) nào đấy. Dĩ nhiên với toàn bộ hệ thống thì tốc độ thay đổi lối ra Không thể nhanh hơn tốc độ thay đổi lối vào ở tần số lớn hơn UNF. Tuy nhiên nếu hệ thống của em là hệ thống một điểm cực thì UBW của em chủ yếu phụ thuộc vào điểm cực trội. Nhiều khi (đa số) nó (điểm cực trội) lại không nằm ở tầng output -> Cận biên trên của slew rate không là UNF mà là UNF của chỉ output stage.

Lần trước anh cũng đã giới thiệu quyển sách LDO của rincon mora. Em nên tham khảo.

Vâng, em cảm ơn bác thuclh rất nhiều. Bác thuclh có làm ở sài gòn không vậy ? Em sắp làm ra sản phẩm nên hỏi mọi người kỹ càng cho yên tâm ấy mà. thực ra thì em sắp xong cho nó rồi. Vừa vẽ layout xong nhưng mà lại xóa hết rồi vẽ lại vì lo cái vụ latch-up.

[thuclh]

Nghành thiết kế IC ở trong nam có vẻ sôi động nhỉ. Rất tiếc anh ở HN, .

Nếu có điều kiện em nên thử với concept "capless LDO". Hiện tại người ta đang có xu hướng tích hợp hệ thống vào một con chip (SOC - System on Chip) (Xu hướng có từ nhiều năm rồi), thế nên yêu cầu thiết kế LDO không dùng tụ tăng cao - để tăng độ tích hợp (LDO rất cần thiết cho hệ thống yêu cầu cao về nhiễu nguồn).
Việc thiếu vắng tụ lọc (trở kháng cao tần thấp) khiến thiết kế trở nên thú vị hơn rất nhiều. Nếu có điều kiện em nên thử.

Vâng, em cảm ơn bác thuclh rất nhiều. Bác thuclh có làm ở sài gòn không vậy ? Em sắp làm ra sản phẩm nên hỏi mọi người kỹ càng cho yên tâm ấy mà. thực ra thì em sắp xong cho nó rồi. Vừa vẽ layout xong nhưng mà lại xóa hết rồi vẽ lại vì lo cái vụ latch-up.

[ngoclinh_xl]

Nghành thiết kế IC ở trong nam có vẻ sôi động nhỉ. Rất tiếc anh ở HN, .

Nếu có điều kiện em nên thử với concept "capless LDO". Hiện tại người ta đang có xu hướng tích hợp hệ thống vào một con chip (SOC - System on Chip) (Xu hướng có từ nhiều năm rồi), thế nên yêu cầu thiết kế LDO không dùng tụ tăng cao - để tăng độ tích hợp (LDO rất cần thiết cho hệ thống yêu cầu cao về nhiễu nguồn).
Việc thiếu vắng tụ lọc (trở kháng cao tần thấp) khiến thiết kế trở nên thú vị hơn rất nhiều. Nếu có điều kiện em nên thử.

Chào bác Thuclh,
capless LDO em cũng có tìm hiểu. Không giấu gì bác. LDO của em đang làm là capless đó. Tuy nhiên nó có thể gắn thêm tụ ngoài để tăng đáp ứng transient trong các ứng dụng có tải rất xấu. Bình thường nó sẽ không cần tụ. Nghe có vẻ LDO off chip nên có tụ ngoài. Tui nhiên đây là dự án nền cho những dự án sau nên em vẫn làm thế. Một điểm nữa, nó sử dụng kỹ thuật adaptive biasing nên rất tiết kiệm công suất tiêu tán. Chíp em làm dự định sẽ mang đến nhiều tính năng mới và hiệu năng cao. Một sản phẩm hứa hẹn sẽ cạnh tranh với các chíp LDO off chip của các hãng khác.
Kỹ thuật em đang hướng tới trong thiết kế lesscap LDO cho SoC là dynamic bias.
Có gì chém quá các bác gạch nhẹ tay.

[nhc3110]

Xin chào,
Cho em hỏi digital functions của NMOS và PMOS gồm có những gì ạ?
Em tìm mấy từ khóa liên quan vấn đề này trên google nhưng không ra thông tin cụ thể.
Đọc một số tài liệu thì em mới rút ra mấy gạch đầu dòng sau:
_ Ghép nối tiếp, song song NMOS và PMOS thì tạo thành các cổng logic.
_ NMOS và PMOS giống như switch:
+ NMOS: Vg=0 => switch mở, Vg=1 => switch đóng.
+ PMOS: Vg=1 => switch mở, Vg=0 => switch đóng.
_ Từ NMOS tạo ra pull-down network (PDN), từ PMOS tạo ra pull-up network (PUN). PDN + PUN = CMOS.

Mấy gạch đầu dòng mà em tổng hợp đúng là digital functions của NMOS và PMOS chưa ạ? Có gì bổ sung thêm không ạ?
Xin cảm ơn!

[thuclh]

Ok,
Chúc em thành công.

Chào bác Thuclh,
capless LDO em cũng có tìm hiểu. Không giấu gì bác. LDO của em đang làm là capless đó. Tuy nhiên nó có thể gắn thêm tụ ngoài để tăng đáp ứng transient trong các ứng dụng có tải rất xấu. Bình thường nó sẽ không cần tụ. Nghe có vẻ LDO off chip nên có tụ ngoài. Tui nhiên đây là dự án nền cho những dự án sau nên em vẫn làm thế. Một điểm nữa, nó sử dụng kỹ thuật adaptive biasing nên rất tiết kiệm công suất tiêu tán. Chíp em làm dự định sẽ mang đến nhiều tính năng mới và hiệu năng cao. Một sản phẩm hứa hẹn sẽ cạnh tranh với các chíp LDO off chip của các hãng khác.
Kỹ thuật em đang hướng tới trong thiết kế lesscap LDO cho SoC là dynamic bias.
Có gì chém quá các bác gạch nhẹ tay.

[hithere123]

nhc3110 thử đọc cái này nhé: Index of /~jimp/vlsi/slides

[hithere123]

ngoclinh_xl mà cho tụ ngoài vào capless ldo thì cẩn thận nhé, không phải lúc nào cho tụ vào cũng tốt đâu, nhất là với cấu trúc capless ldo

[ngoclinh_xl]

ngoclinh_xl mà cho tụ ngoài vào capless ldo thì cẩn thận nhé, không phải lúc nào cho tụ vào cũng tốt đâu, nhất là với cấu trúc capless ldo

Bác hithere123 thử phân tích vì sao phải cẩn thận khi thêm tụ ngoài đi bác em muốn có người phản biện để tranh luận cho vui bác ạ.
Em sẽ thử phân tích ý của bác để bác xem xem nhé:
Thông thường capless LDO thường chỉ có 1 điểm cực trội p1 . Khi thêm tụ ngoài vào tại output LDO thì tụ này kết hợp với trở kháng ra tạo thêm một điểm cực trội nữa là p2. Điểm cực này có vị trí phụ thuộc vào trở kháng tải của LDO. Trở lháng tải càng lớn điểm cực p2 càng tiến đến gần và vào trong UGB khi trở kháng tải khá lớn. Dọ vậy trường hợp mắc thêm tụ ngoài thì LDO có nguy cơ bị dao động tại Output khi cấp dòng tải nhỏ. Em đoán đây là vấn đề mà bác Hithere123 đang lo lắng.
Còn trường hợp LDO cổ điển thông thường có 2 điểm cực trội nằm trong UGB. Nên nhất thiết phải gắn thêm tụ ngoài nói tiếp 1 R vài ôm để output của LDO ko bị dao động khi cấp dòng tải nhỏ. Điều này làm em thấy khó chịu vì vậy nên em đã làm luôn capless LDO.
Đúng như bác hithere123 lo lắng, capless LDO của em bị dao động khi gắn thêm tụ ngoài nối tiếp với trở ký sinh của tụ. Nhưng hiện nay em đã khắc phục được. Trở ký sinh của tụ gắn ngoài có thể nhỏ đến 0.1 ôm mà LDO vẫn hoạt động tốt với dòng tải nhỏ. Và đáp ứng transient cũng khá tốt khi ko tụ.

[thuclh]

Ừm, bạn còn phải quan tâm tới những thông số khác như là PSRR, Output Accuracy, Noise ...
Cách bù tụ ngoài như bạn đang thực hiện là không lợi về PSRR và Noise, đặc biệt cần thiết cho LDO dùng trong các module RF...
Cách bù đấy cũng không phải là nhất thiết và phổ biến như bạn nghĩ. Thực chất, bạn đang thêm một điểm không (zero) với cách làm như vậy. Bạn có thể bù điểm không ở nơi khác mà vẫn tận dụng tối đa đặc tính của tụ.

Một điểm nữa khi thiết kế, bạn phải tính sao cho LDO hoạt động tốt trong toàn dải, chứ không phải chỉ ở một vài điểm điển hình. Thế nên điểm cực tải có thể thay đổi từ cỡ Hz(no load = 0uA, big CAP) tới cỡ Mhz (150%Max Load, no CAP)... Nếu bạn chỉ dừng ở việc mô phỏng với tải nhỏ thì có thể bạn chưa bao phủ được toàn dải.

Nhìn chung, mình chưa thấy thiết kế là đặc biệt hứa hẹn (xin lỗi). Khi bạn chỉ làm việc theo phương pháp cũ, thì những kết quả đặc biệt hứa hẹn chỉ đến cùng với phép màu.

Bác hithere123 thử phân tích vì sao phải cẩn thận khi thêm tụ ngoài đi bác em muốn có người phản biện để tranh luận cho vui bác ạ.
Em sẽ thử phân tích ý của bác để bác xem xem nhé:
Thông thường capless LDO thường chỉ có 1 điểm cực trội p1 . Khi thêm tụ ngoài vào tại output LDO thì tụ này kết hợp với trở kháng ra tạo thêm một điểm cực trội nữa là p2. Điểm cực này có vị trí phụ thuộc vào trở kháng tải của LDO. Trở lháng tải càng lớn điểm cực p2 càng tiến đến gần và vào trong UGB khi trở kháng tải khá lớn. Dọ vậy trường hợp mắc thêm tụ ngoài thì LDO có nguy cơ bị dao động tại Output khi cấp dòng tải nhỏ. Em đoán đây là vấn đề mà bác Hithere123 đang lo lắng.
Còn trường hợp LDO cổ điển thông thường có 2 điểm cực trội nằm trong UGB. Nên nhất thiết phải gắn thêm tụ ngoài nói tiếp 1 R vài ôm để output của LDO ko bị dao động khi cấp dòng tải nhỏ. Điều này làm em thấy khó chịu vì vậy nên em đã làm luôn capless LDO.
Đúng như bác hithere123 lo lắng, capless LDO của em bị dao động khi gắn thêm tụ ngoài nối tiếp với trở ký sinh của tụ. Nhưng hiện nay em đã khắc phục được. Trở ký sinh của tụ gắn ngoài có thể nhỏ đến 0.1 ôm mà LDO vẫn hoạt động tốt với dòng tải nhỏ. Và đáp ứng transient cũng khá tốt khi ko tụ.

[ngoclinh_xl]

Ừm, bạn còn phải quan tâm tới những thông số khác như là PSRR, Output Accuracy, Noise ...
Cách bù tụ ngoài như bạn đang thực hiện là không lợi về PSRR và Noise, đặc biệt cần thiết cho LDO dùng trong các module RF...
Cách bù đấy cũng không phải là nhất thiết và phổ biến như bạn nghĩ. Thực chất, bạn đang thêm một điểm không (zero) với cách làm như vậy. Bạn có thể bù điểm không ở nơi khác mà vẫn tận dụng tối đa đặc tính của tụ.

Một điểm nữa khi thiết kế, bạn phải tính sao cho LDO hoạt động tốt trong toàn dải, chứ không phải chỉ ở một vài điểm điển hình. Thế nên điểm cực tải có thể thay đổi từ cỡ Hz(no load = 0uA, big CAP) tới cỡ Mhz (150%Max Load, no CAP)... Nếu bạn chỉ dừng ở việc mô phỏng với tải nhỏ thì có thể bạn chưa bao phủ được toàn dải.

Nhìn chung, mình chưa thấy thiết kế là đặc biệt hứa hẹn (xin lỗi). Khi bạn chỉ làm việc theo phương pháp cũ, thì những kết quả đặc biệt hứa hẹn chỉ đến cùng với phép màu.

Chào bác thuclh,
Cảm ơn bác đã tham gia phản biện. Em rất vui khi có ai đó phản biện để trao đổi.
về những tính năng mới hứa hẹn em đề cập là những đặc điểm mới trong ứng dụng chứ không phải đặc điểm mới trong cấu trúc LDO.

Em rất muốn trình bày cụ thể cấu trúc LDO để tranh luận luôn
Một vài thông số mà nó có : PSRR (DC) 70dB, PSRR (tại f <= 1K ) >= 60dB.
Gain DC = 70dB. Thỏa mãn Output accuracy.

Về tụ gắn ngoài thì chức năng của nó là giúp đáp ứng transient tốt hơn rất nhiều vơi tải xấu. Nó cũng giúp cho PSRR tốt ở dãi tần cao. Tại sao ở dòng màu đỏ bác nói em chưa hiểu lắm nhỉ. Bác có thể nói rõ hơn được không ?

[thuclh]

Ừm, trở thêm vào mắc nối tiếp với tụ ngoài sẽ tạo ra điểm không. Điểm không này không thể xa hơn 1 decade về phía phải so với UBF.
Em hoàn toàn có thể thay thế nó với điểm không khác, nơi khác trong mạch.

Chào bác thuclh,
Cảm ơn bác đã tham gia phản biện. Em rất vui khi có ai đó phản biện để trao đổi.
về những tính năng mới hứa hẹn em đề cập là những đặc điểm mới trong ứng dụng chứ không phải đặc điểm mới trong cấu trúc LDO.

Em rất muốn trình bày cụ thể cấu trúc LDO để tranh luận luôn
Một vài thông số mà nó có : PSRR (DC) 70dB, PSRR (tại f <= 1K ) >= 60dB.
Gain DC = 70dB. Thỏa mãn Output accuracy.

Về tụ gắn ngoài thì chức năng của nó là giúp đáp ứng transient tốt hơn rất nhiều vơi tải xấu. Nó cũng giúp cho PSRR tốt ở dãi tần cao. Tại sao ở dòng màu đỏ bác nói em chưa hiểu lắm nhỉ. Bác có thể nói rõ hơn được không ?

[ngoclinh_xl]

Ừm, trở thêm vào mắc nối tiếp với tụ ngoài sẽ tạo ra điểm không. Điểm không này không thể xa hơn 1 decade về phía phải so với UBF.
Em hoàn toàn có thể thay thế nó với điểm không khác, nơi khác trong mạch.

À, em hiểu ý bác rồi. Tức là việc thêm điện trở mặc nối tiếp vợi tụ bên ngoài để tạo điểm không thì trường hợp này ta không khai thác hết tính năng của tụ. Như vậy sau khi bù một điểm không ở nơi khác (bên trong mạch) việc thêm tụ ngoài sẽ không cần thêm trở nối tiếp nữa mà mạch vẫn hoạt động tốt. thậm chí tụ bên ngoài được khai thác tối đa. Một kinh nghiệm rất quý báu cho bọn em. chân thành cảm ơn bác.