FPGA và các giải pháp ứng dụng trong Công Nghệ Quân Sự!

tonyvandinh replied

15-07-2011, 00:00
P/S: à nếu bác Tony vào nhìn code SystemC của em thì cũng đừng chê cười nhé, em không chuyên về coding đâu

@hithere123, không dám cười đâu mà còn ngặc nhiên và hứng thú nữa là đã có thêm người hưởng ứng theo kỹ thuật sáng chế mới mẻ này. Tôi có 2 đề nghị

1) Đổi sensitivity tới mclk_i.pos() để chạy đồng bộ

Code:

SC_CTOR(sync_pulse_gen) { SC_METHOD(counter); sensitive << mclk_i.pos(); SC_METHOD(comp); sensitive << mclk_i.pos(); }

và bạn có thể bỏ những code có liên hệ tới mclk_i trong hàm counter và comp.

2) Thêm reset. Nếu async thì thêm vô sensitivity list
sensitive << mclk_i.pos() << reset.pos(); // Cho active high reset

Bạn sửa lại code rồi mình trao đổi thêm. Sau khi code đã chỉnh, tôi sẽ tổng hợp ra RTL cho mọi người tham khảo thêm
Leave a comment:
hithere123 replied

14-07-2011, 18:28
Chào bạn Rommel.de,

Mình hiểu ý bạn là nếu cần thêm một xung hiệu chỉnh ngoài như mình thì dùng luôn cái máy phát xung đấy chứ làm FPGA làm gì nữa cho mệt. Đồng ý với bạn là với tầm 10K là có được máy phát xung đảm bảo ngon lành cành đào với bài toán các bạn ấy đưa ra.

Tuy nhiên giải pháp của mình đưa lên chỉ là một giải pháp tham khảo nếu dùng FPGA vì như bạn MTAPIC đã nói các bạn đấy đã làm rồi nhưng "đang trăn trở" liệu giải pháp của các bạn có vấn đề gì không? Mình cũng rất muốn biết giải pháp dùng FPGA của các bạn đấy có gặp vấn đề về sai số của xung đồng hồ không.

Phần thứ hai các bạn ấy băn khoăn là phần khuếch đại xung với yêu cầu cao về sườn. Cái này mới chính là cái mình muốn bàn nhưng các câu hỏi của mình về độ dốc dường như là những quan tâm "tiểu tiết". Vì vậy mình đưa thử một giải pháp dùng FPGA tạo xung để có thể kết thúc thảo luận phần tạo xung bằng FPGA. Sau đó mình muốn quay lại với mấy cái "tiểu tiết" đấy. Giải pháp mình đang nghĩ là push-pull có thể khả thi.

Phần thứ 3 là truyền xung, nhưng có lẽ cái này để sau vì theo như mình thấy dự án các bạn đấy đang làm có vẻ chưa phát triển tới phần này, hoặc phần này đã có người khác lo.

Nếu bạn MTAPIC hoặc mọi người không có thảo luận về FPGA nữa thì mình chuyển sang phần khuếch đại nhỉ?

Thân mến,
Leave a comment:
Rommel.de replied

14-07-2011, 16:50
Chào bạn Hithere123,

Bây giờ thì tớ hiểu ý của bạn về calibration rồi. Bạn làm như vậy cũng được nhưng đó không phải là cách mà mọi người thường dùng trong ngành công nghiệp đâu. Nhân tiện nhắc đến chuyện căn chỉnh tần số để tớ giới thiệu một chút với các bạn về vấn đề này.

Đối với mạch số thuần túy thì người ta không đặt nặng chuyện căn chỉnh chính xác tần số đồng hồ mà chỉ cần đồng bộ là đủ. Ví dụ như đồng hồ cấp ra tín hiệu 10 MHz, hay 10.1 MHz cũng không hẳn đã quá quan trọng. Ngoài ra tín hiệu đồng hồ của mạch số thường bị điều chế, kỹ thuật này gọi là trải phổ. Nếu như tín hiệu đồng hồ của mạch số chỉ là 1 tần số duy nhất thì nhiễu do mạch số phát ra ở tần số này sẽ rất lớn làm ảnh hưởng đến các thiết bị xung quanh. Vì vậy người ta điều chế tín hiệu đồng hồ cơ bản để tần số của nó giao động một cách chậm rãi quanh tần số chính. Điều này làm cho nhiễu do mạch số phát ra bị trải rộng trên một khoảng tần số và phổ không còn mạnh như trước nữa.

Những một số trường hợp người ta cần tần số chính xác ví dụ điện thoại di động của các bạn phải thu phát chính xác tần số không thể bị lệch ra ngoài được. Để làm cái này người ta dùng mạch DCXO (Digitally Compensated Crystal Oscillator). Nguyên tắc của việc căn chỉnh này không phải là dùng một xung chuẩn để căn chỉnh lại mà mạch của bạn phát tín hiệu ở một tần số xác định nào đó. Người ta dùng máy phân tích phổ xác định tần số thật sự do mạch bạn phát ra để xác định tần số bị lệch, rồi sau đó mạch bạn sẽ đóng hoặc ngắt các switch nối các tụ (các tụ này nằm bên trong chip) với phần crystal bên ngoài. Điều này sẽ làm cho tần số dao động của mạch tăng lên hoặc giảm đi.

Đối với việc để làm chính xác thời gian như bạn Hithere123 đề cập tớ cũng đưa ra một giải pháp ở đây. Cái này trong ngành công nghiệp cũng dùng khá nhiều. Bạn có thể dùng một máy phát tín hiệu của Agilent hoặc Rohde & Schwaz để làm tín hiệu đồng hồ chuẩn. Các máy phát này thường đã được căn chỉnh trước khi bán khá tốt rồi. Trong trường hợp bạn sử dụng trạm tên lửa vài năm và muốn căn chỉnh lại tần số thì chỉ việc đem máy phát đến cho đại diện công ty căn chỉnh lại là xong. Những loại này có harmonic rất nhỏ, ngoài ra bạn cũng không cần tần số quá cao nên giá cũng rẻ có loại chắc chưa đến 10,000 USD (đây thật sự là giá quá bèo đối với các thiết bị trong ngành công nghiệp). Khi bạn dùng máy phát tín hiệu thay thế cho mạch dao động thì có một số điểm cần lưu ý. Thường máy phát tín hiệu này có một chân là tín hiệu một chân là đất. Chân đất thì bạn phải nối thẳng xuống đất của mạch còn chân tín hiệu thì không nên đưa thẳng vào chip. Trước hết bạn nên dùng một transformer để chuyển tín hiệu dao động từ dạng single ended sang differential, từ 2 đầu ra differential của transformer bạn thêm vào 2 tụ điện dung lớn để loại bỏ thành phần 1 chiều (transformer là cuộn dây nên thành phần 1 chiều lúc nào cũng cùng giá trị điện áp không thể đưa thẳng vào chip được. Cuối cùng tín hiệu cao tần đi qua 2 tụ trên rồi vào chip làm tín hiệu đồng hồ.
Leave a comment:
hithere123 replied

14-07-2011, 15:19
Chào bạn Rommel.de,

Hoàn toàn nhất trí với bạn về điểm này:

Nguyên văn bởi Rommel.de Xem bài viết

Tớ cũng có góp ý một chút với đoạn code của bạn. Như tớ đã có nói. chu kì xung, độ rộng xung, và độ trễ không nên fix cứng trong code (bạn đã fix cứng giá trị như 170, 255, 281...). Các giá trị này nên được đưa vào từ mode register. Giá trị của mode register có thể được thay đổi từ bên ngoài. Làm như vậy thì mạch của bạn mới linh hoạt và có thể sửa lại theo các trường hợp khác nhau (ví dụ như thay đổi tần số đồng hồ). Mặc dù fpga có thể lập trình lại dễ dàng khác hẳn với ASIC, nhưng tớ nghĩ việc làm cho mạch có tính linh hoạt không những có thể tránh việc sửa lại code khi thay đổi ý hoặc điều kiện ban đầu mà còn là một thói quen tốt của người làm thiết kế. Ngoài ta tớ nghĩ nên thêm một lệnh điều khiển có tạo xung hay không tạo xung để nếu cần thì ta có thể tắt các xung này từ bên ngoài (thông qua khối controller). Cái này có thể giúp đồng bộ hoạt động của khối tạo xung với các phần tính toán khác và đâu phải lúc nào ta cũng muốn xung chạy ầm ầm đúng không?

Như mình đã đề cập, đấy chỉ là một đoạn mã minh họa cho giải pháp của mình thôi, nó hoàn toàn chưa được tối ưu.

Về vấn đề này:

Nguyên văn bởi Rommel.de Xem bài viết

Bạn có thể giải thích rõ hơn về tín hiệu calibration của bạn được không. Thật ra lúc trước tớ không có đồng ý với bạn dùng tín hiệu này lắm. Tín hiệu này theo như tớ hiểu thì nó không đồng bộ với đồng hồ của fpga. Như vậy liệu có thể xảy ra metastability không? Tớ thì vẫn nghĩ rằng cách tốt nhất là dùng một tín hiệu đồng hồ chuẩn đưa vào fpga. Bên trong fpga dùng pll nhân tần tín hiệu này lên làm tín hiệu đồng hồ của toàn mạch. Nếu như tín hiệu đồng hồ bạn cấp cho fpga ổn định, hệ số nhân tần không quá lớn thì pll bên trong fpga đủ sức khóa pha không bị trượt chu kỳ đâu.?

Mình cũng hy vọng là các bạn đang làm dự án này sẽ phản biện như bạn

Đây là tín hiệu mình đưa thêm để giải quyết sai số hệ thống của tín hiệu đồng hồ bên trong FPGA. Giả sử chu kỳ tín hiệu đồng hồ có sai số 2% chẳng hạn thì độ rộng xung 4us sẽ bị sai 80ns, tương tự với chu kỳ 250us sẽ bị sai 5us. Để đạt được độ chính xác 20ns cho độ rộng xung 4us thì với phương pháp dùng bộ đếm này, chu kỳ xung đồng hồ của FPGA phải đạt được độ chính xác 0.5%. Chắc bạn cũng như mình, con số 0.5% này không hề đơn giản chút nào.

Mình đưa ra giải pháp calibration là để giải quyết anh 2% này. Kịch bản sẽ như sau:
[1] Phần tạo xung bằng FPGA sẽ có hai chế độ:
- Chế độ calibration ngay sau khi bật nguồn (tương tự như bước hiệu chình khi dùng máy đo)
- Chế độ hoạt động bình thường (hoạt động như chương trình minh họa ở trên)
[2] Chế độ calibration:
- Dùng một tín hiệu xung chuẩn từ ngoài (ví dụ 10us chẳng hạn) đưa vào chân sync_en_i
- Bằng một flip-flop chạy bằng xung đồng hồ của PFGA có thể đồng bộ tín hiệu ở sync_en_i với xung đồng hồ của FPGA và sai số ở bước này lớn nhất bằng chu kỳ của một xung đồng hồ của PFGA. Đây chính là lý do mình nói có thể tăng độ chính xác bằng cách tăng tần số xung đồng hồ.
- Cho bộ đếm hoạt động trong một chu kỳ 10us chuẩn của sync_en_i --> ghi lại giá trị của bộ đếm.
- Từ giá trị của bộ đếm này sẽ tính toán chính xác thành các giá trị so sánh N1, N2, ... và ghi vào thanh ghi như bạn nói.
Bằng cách này thì có thể nói gần đúng sai số xung tạo ra của chúng ta chỉ phụ thuộc vào xung chuẩn bên ngoài và ~2 chu kỳ của xung đồng hồ FPGA.

Nếu có bạn sinh viên nào hứng thú với SystemC hoặc có board FPGA rồi thì mình có thể cùng làm thử phần Calibration này và test thử xem nó có chạy không?

Thân mến,
Leave a comment:
Rommel.de replied

14-07-2011, 13:46
Chào bạn Hithere123,

Bạn có thể giải thích rõ hơn về tín hiệu calibration của bạn được không. Thật ra lúc trước tớ không có đồng ý với bạn dùng tín hiệu này lắm. Tín hiệu này theo như tớ hiểu thì nó không đồng bộ với đồng hồ của fpga. Như vậy liệu có thể xảy ra metastability không? Tớ thì vẫn nghĩ rằng cách tốt nhất là dùng một tín hiệu đồng hồ chuẩn đưa vào fpga. Bên trong fpga dùng pll nhân tần tín hiệu này lên làm tín hiệu đồng hồ của toàn mạch. Nếu như tín hiệu đồng hồ bạn cấp cho fpga ổn định, hệ số nhân tần không quá lớn thì pll bên trong fpga đủ sức khóa pha không bị trượt chu kỳ đâu.

Tớ cũng có góp ý một chút với đoạn code của bạn. Như tớ đã có nói. chu kì xung, độ rộng xung, và độ trễ không nên fix cứng trong code (bạn đã fix cứng giá trị như 170, 255, 281...). Các giá trị này nên được đưa vào từ mode register. Giá trị của mode register có thể được thay đổi từ bên ngoài. Làm như vậy thì mạch của bạn mới linh hoạt và có thể sửa lại theo các trường hợp khác nhau (ví dụ như thay đổi tần số đồng hồ). Mặc dù fpga có thể lập trình lại dễ dàng khác hẳn với ASIC, nhưng tớ nghĩ việc làm cho mạch có tính linh hoạt không những có thể tránh việc sửa lại code khi thay đổi ý hoặc điều kiện ban đầu mà còn là một thói quen tốt của người làm thiết kế. Ngoài ta tớ nghĩ nên thêm một lệnh điều khiển có tạo xung hay không tạo xung để nếu cần thì ta có thể tắt các xung này từ bên ngoài (thông qua khối controller). Cái này có thể giúp đồng bộ hoạt động của khối tạo xung với các phần tính toán khác và đâu phải lúc nào ta cũng muốn xung chạy ầm ầm đúng không?
Leave a comment:

hithere123 replied

14-07-2011, 11:31

Chào bạn MTAPIC,

Chắc bạn đã có phương án tạo xung bằng PFGA rồi, mình đưa lên kết quả mô phỏng giải pháp của mình đề bạn so sánh. Mình sử dụng SystemC để viết code và mô phỏng.
Mình tham khảo trang này đề làm :
http://www.ht-lab.com/howto/vh2sc_tut/vh2sc_tut.html

Mã cho phần tạo xung:

Code:

//------------------------------------------------------------------
//-- http://www.dientuvietnam.net
//-- Vi Dien Tu: Thiet ke, Phat trien va Ung dung
//-- GAL-PAL-CPLD-FPGA
//-- FPGA va cac giai phap ung dung trong Cong Nghe Quan Su
//--
//-- MODULE name	:  sync_pulse_gen
//-- Created by	:  hithere123
//--
//-- function	:  Tao xung dong bo cu ly 
//--     
//-- Copyright 2011 -  All rights reserved.
//------------------------------------------------------------------
//-- Revisions  :
//-- Date         Version  Author    	Description
//-- 2011-07-14   0.1      hithere123	created
//--
//------------------------------------------------------------------

#ifndef SYNC_PULSE_GEN_H
#define SYNC_PULSE_GEN_H

#include <systemc.h>

SC_MODULE(sync_pulse_gen) {

    sc_in<bool >  mclk_i;
    sc_in<sc_logic >  sync_en_i;
    sc_out<sc_logic > sync_clk1_o;
    sc_out<sc_logic > sync_clk2_o;
    sc_out<sc_logic > sync_clk3_o;
    sc_out<sc_logic > sync_clk4_o;
    sc_out<sc_logic > sync_clk5_o;	

    sc_signal<sc_lv<10> > count_int;

    void counter() {
       if ((sync_en_i.read() == SC_LOGIC_0)) {
            count_int.write(0);
        } else if (mclk_i.posedge()) {
                count_int.write((count_int.read().to_uint() + 1)); 
        }
    }
	
	void comp() {
       if ((sync_en_i.read() == SC_LOGIC_0)) {
            sync_clk1_o.write(SC_LOGIC_0);
            sync_clk2_o.write(SC_LOGIC_0);
            sync_clk3_o.write(SC_LOGIC_0);
            sync_clk4_o.write(SC_LOGIC_0);
            sync_clk5_o.write(SC_LOGIC_0);			
        } else {
		    if (count_int.read().to_uint() == 0) {			
				sync_clk1_o.write(SC_LOGIC_1);
		    } else if ((count_int.read().to_uint() == 170) && (mclk_i.negedge())) {
				sync_clk2_o.write(SC_LOGIC_1);
			} else if ((count_int.read().to_uint() == 255) && (mclk_i.negedge())) {
				sync_clk3_o.write(SC_LOGIC_1);
				sync_clk4_o.write(SC_LOGIC_1);
			} else if ((count_int.read().to_uint() == 281) && (mclk_i.negedge())) {
				sync_clk3_o.write(SC_LOGIC_0);
			} else if ((count_int.read().to_uint() == 310) && (mclk_i.negedge())) {
				sync_clk2_o.write(SC_LOGIC_0);
			} else if ((count_int.read().to_uint() == 395) && (mclk_i.negedge())) {
				sync_clk4_o.write(SC_LOGIC_0);
			} else if ((count_int.read().to_uint() == 400) && (mclk_i.negedge())) {
				sync_clk1_o.write(SC_LOGIC_0);
			} else if ((count_int.read().to_uint() == 470) && (mclk_i.negedge())) {
				sync_clk5_o.write(SC_LOGIC_1);
			} else if ((count_int.read().to_uint() == 610) && (mclk_i.negedge())) {
				sync_clk5_o.write(SC_LOGIC_0);
			}	
        }
    } 

    SC_CTOR(sync_pulse_gen) {
        SC_METHOD(counter);
        sensitive << mclk_i << sync_en_i;
        SC_METHOD(comp);
        sensitive << mclk_i << sync_en_i << count_int;		
    }

};
#endif

Mã cho phần mô phỏng:

Code:

//------------------------------------------------------------------
//-- http://www.dientuvietnam.net
//-- Vi Dien Tu: Thiet ke, Phat trien va Ung dung
//-- GAL-PAL-CPLD-FPGA
//-- FPGA va cac giai phap ung dung trong Cong Nghe Quan Su
//--
//-- MODULE name	:  sc_main
//-- Created by		:  hithere123
//--
//-- function		:  test_bench 
//--     
//-- Copyright 2011 -  All rights reserved.
//------------------------------------------------------------------
//-- Revisions  :
//-- Date         Version  Author    	Description
//-- 2011-07-14   0.1      hithere123	created
//--
//------------------------------------------------------------------
#include <systemc.h>
#include "sync_pulse_gen.h"

int sc_main(int argc, char* argv[])
{
	
	sc_signal<sc_logic > en, clk1,clk2,clk3,clk4,clk5,;
    sc_signal<sc_lv<10> > cnt;

    sc_clock clk("clk",10,SC_NS,0.5,10,SC_NS,false);    	
 
 sync_pulse_gen DUT("sync_pulse_gen");               		

    DUT.mclk_i(clk);
    DUT.sync_en_i(en);
    DUT.sync_clk1_o(clk1);
    DUT.sync_clk2_o(clk2);
    DUT.sync_clk3_o(clk3);
    DUT.sync_clk4_o(clk4);
    DUT.sync_clk5_o(clk5);

    sc_trace_file *fp;                  
    fp=sc_create_vcd_trace_file("wave");
    fp->set_time_unit(100, SC_PS);      
    sc_trace(fp,clk,"clk");            
    sc_trace(fp,en,"en");
    sc_trace(fp,clk1,"clk1");
    sc_trace(fp,clk2,"clk2");
    sc_trace(fp,clk3,"clk3");
    sc_trace(fp,clk4,"clk4");
    sc_trace(fp,clk5,"clk5");
    sc_trace(fp,DUT.count_int,"cnt");	

    en = SC_LOGIC_0;
    sc_start(100, SC_NS);                
	en = SC_LOGIC_1;
    sc_start(10000, SC_NS);                
	en = SC_LOGIC_0;
    sc_start(240000, SC_NS);                
	en = SC_LOGIC_1;
    sc_start(10000, SC_NS);               
	en = SC_LOGIC_0;
    sc_start(240000, SC_NS);                	
    sc_close_vcd_trace_file(fp);        

    return 0;
}

Make file:

Code:

#--------------------------------------------------------
# Simple Makefile
# Note header files are not checked if updated!
#--------------------------------------------------------

# Specify all source and header files
SRCS = sc_main.cpp
SRCH = sync_pulse_gen.h

# Target file run.exe
TARGET = run

# Variable that points to SystemC installation path
SYSTEMC = /usr/local/systemc-2.2

INCDIR = -I. -I.. -I$(SYSTEMC)/include
LIBDIR = -L. -L.. -L$(SYSTEMC)/lib-cygwin
LIBS   = -lsystemc -lm

CC     = g++
CFLAGS = -g -Wno-deprecated -Wall
OBJS   = $(SRCS:.cpp=.o)

EXE    = $(TARGET).exe

.SUFFIXES: .cpp .o   

all: $(EXE)	

$(EXE): $(OBJS)  
	$(CC) $(INCDIR) $(LIBDIR) -o $@ $(OBJS) $(LIBS) 2>&1 | c++filt
	
.cpp.o:   	
	$(CC) $(CFLAGS) $(INCDIR) -c $<

clean:
	rm -f $(OBJS) *~ $(EXE) *.bak $(TARGET).exe.stackdump

Đây là một vài hình chụp mô phỏng:

Bạn có thể xem chi tiết hơn ở file wave.vcd đính kèm.

Mình có một vài giải thích cho đoạn mã trên:
- Đoạn mã trên đơn thuần là mô phỏng ý tưởng, không thể là mã tối ưu được
- Dùng 10 bit cho bộ đếm mà không dùng int là vì muốn giới hạn tài nguyên phần cứng
- Dùng sườn xuống trong phần so sánh (comp) với mục đích có thể điều chỉnh độ chính xác tới +/- 1/2 chu kỳ xung.
- Dùng tín hiệu sync_en_i như là một tín hiệu enable còn có mục đích làm calibration sau này để chính xác hơn về mặt thời gian. Nếu có bạn nào hứng thú với phần calibration này thì mình sẽ trao đổi thêm.

Ngoài ra, mình thấy FPGA có thể làm calibration được nên phần sai số hệ thống (systematic) như mình phân tích ở bài viết trước là có thể giải quyết được, tuy nhiên sai số ngẫu nhiên (random) thì thực sự là vấn đề đấy nếu trong giải pháp của bạn vẫn layout phần khuếch đại xung và PFGA chung một board (hoặc chung đường đất (gnd). Nếu các bạn hứng thú thì mình sẽ trao đổi tiếp vấn đề này.

Thấn mến
P/S: à nếu bác Tony vào nhìn code SystemC của em thì cũng đừng chê cười nhé, em không chuyên về coding đâu

Attached Files

wave.zip (248.8 KB, 1 view)

Thông báo

FPGA và các giải pháp ứng dụng trong Công Nghệ Quân Sự!

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Về tác giả

Bài viết mới nhất