Thắc mắc về Verilog

[hoangclick]

Em đang đọc tài liệu Verilog của ông Michael D. Ciletti mà hơi khó hiểu vì trình độ tiếng anh kém.

Các anh đi trước cho em xin hỏi một số vấn đề sau
1. Tại sao trong một module không được chứa nhiều hơn một máy trạng thái (trích: ..It also recommended that a module contain no more than one state machine)
2. Tại sao khi ta phân chia thiết kế thì ta phải nhóm các thanh ghi và các cổng logic lại? (trích: ..The partition of design should group registers and their logic, so that their control logic might be implemented efficiently.)
3. Ranh giới Module được duy trì trong tổng hợp có nghĩa là gì ạ <<trích: ..Module boundaries are preserved in synthesis (i.e., optimized separately) so combinational logic should not be distributed between modules.>>

[hoangclick]

và cho em hỏi nữa là trong Thiết kế và tổng hợp hệ thống số dùng verilog
vậy Tổng hợp ở đây có nghĩa là gì? và tại sao phải tổng hợp?

[thuat_dientu]

Em đang đọc tài liệu Verilog của ông Michael D. Ciletti mà hơi khó hiểu vì trình độ tiếng anh kém.

Các anh đi trước cho em xin hỏi một số vấn đề sau
1. Tại sao trong một module không được chứa nhiều hơn một máy trạng thái (trích: ..It also recommended that a module contain no more than one state machine)
2. Tại sao khi ta phân chia thiết kế thì ta phải nhóm các thanh ghi và các cổng logic lại? (trích: ..The partition of design should group registers and their logic, so that their control logic might be implemented efficiently.)
3. Ranh giới Module được duy trì trong tổng hợp có nghĩa là gì ạ <<trích: ..Module boundaries are preserved in synthesis (i.e., optimized separately) so combinational logic should not be distributed between modules.>>

1. Mình không rỏ ý nghĩa state machine ở đây muốn đề cấp đến cái gì. Vì thực tế một module thực hiện một function nào đó thì có có nhiều trạng thái khác nhau.
VD: truyền dữ liệu : idle state, busy state, ready state ,... cũng gọi là các trạng thái.
2. Trong design gồm combinational logic và flipflop. Output của các combinational logic sẽ đi qua flipflop để chốt data lại. Nên việc điều khiển các flipflop sẽ dể dàng hơn.
3. Synthesis (Tổng họp) là quá trinh compile (chuyển đổi) từ code (verilog, VHDL, ...) thành mức gate (cổng logic thực tế). Quá trình này được thực hiện bằng tool design compiler. Trong quá trình compile, tool sẽ đọc code rồi tìm gate tương ứng trong thu viện để tạo thành một mạch gồm các cổng logic (Giống như khi vẽ orcad sau khi xong capture <code> bạn sẽ chuyển sang layout<gate> vậy). Trong quá trình compile thì boundary của module có thể không còn, tức là khi sang mức gate có thể một cổng AND trong code là module A nhưng trong quá trình compile tool đã đẩy qua module B. Về mặc function thì không ảnh hưởng gì.

Hy vọng giải đáp được phần nào thắc mắc của bạn. Để giải thích ở đây khó mà nói hết.
Đề ghị lần sau khi hỏi bạn nên cho biết đang đọc sách nào, trang mấy như vậy mọi người dể trả lời hơn!