Thông báo

Collapse
No announcement yet.

Mấy anh giúp em về VHDL nhe'!

Collapse
X
 
  • Lọc
  • Giờ
  • Show
Clear All
new posts

  • Mấy anh giúp em về VHDL nhe'!

    Mục đích bài toán của em là: có 1 vector 32 bit, khi sử dụng thì cần mở rộng vector đó ra thành 96 bit.Tức là đầu vào là 32 bit, nhưng cần đầu ra đến 96 bit(đoạn này mình ứng dụng vào trong bài mã hóa, trong đó có yêu cầu mở rộng bit, nên em muốn viết 1 component riêng).Đọan code thế này:

    library ieee;
    use ieee.std_logic_1164.all;
    entity e is port
    (
    r : in std_logic_vector(1 to 32);
    ex : out std_logic_vector(1 to 96)
    );
    end e;
    architecture behaviour of e is
    begin
    ex(1 to 32)<=r;
    ex(33 to 56)<=r(9 to 32);
    ex(57 to 64)<=r(1 to 8);
    ex(65 to 80)<=r(17 to 32);
    ex(81 to 96)<=r(1 to 16);
    end;

    khi biên dịch nó báo lỗi:



    Error: Project does not fit in specified device(s)

    Error:No fit found, generationg Report File

    Error: Project requires too many(96/72) out pins

    Theo mấy anh thì em phải làm thế nào?
    Cảm ơn mấy anh chỉ dạy!
    |

  • #2
    Có thể bạn bị giới hạn về tài nguyên phần cứng: số chân lối ra cho phép là 72 trong khi bạn khai báo đến 96 chân.


    Comment


    • #3
      Em chọn Device Family MAX300A thì nó chạy được anh YESME.
      Luôn tiện cho em hỏi khi em viết chương trình mà có lẽ nó đoạn code nó dài quá hay nói cách khác là no xử lý nhiều lệnh, thì nó báo lỗi thế này anh:

      Error: No fif found, grenerating Report File
      Error:Project requires too many(3462/512) logic cells
      Error: Project requires too many(2266/512) shareable expanders

      Trường hợp này thì em bó tay rùi.Anh co thể giúp em được không?
      |

      Comment


      • #4
        Nguyên văn bởi gacon_hihi Xem bài viết
        Em chọn Device Family MAX300A thì nó chạy được anh YESME.
        Luôn tiện cho em hỏi khi em viết chương trình mà có lẽ nó đoạn code nó dài quá hay nói cách khác là no xử lý nhiều lệnh, thì nó báo lỗi thế này anh:

        Error: No fif found, grenerating Report File
        Error:Project requires too many(3462/512) logic cells
        Error: Project requires too many(2266/512) shareable expanders

        Trường hợp này thì em bó tay rùi.Anh co thể giúp em được không?
        Bây giờ bạn lại gặp phải một lỗi khác nhưng cũng là vấn đề liên quan đến tài nguyên phần cứng. Bạn kiểm tra lại số lượng logic cells cho phép của thiết bị. Theo mình, thiết kế của bạn hoặc quá lớn so với kích cỡ cho phép của chip, hoặc do không tối ưu nên vượt quá kích cỡ cho phép của chip.


        Comment


        • #5
          Thật sự là phần xử lý của em rất nhiều, mà làm theo thuật toán thôi anh,em cóp thuật toán chuẩn trên mạng về thì nó vẫn báo lỗi đó,nên không biết phải thế nào anh Yesme, mà anh Yesme có làm về FPGA không vậy?Em viết mấy cái này để làm trên FPGA mà chưa biết gì về FPGA cả, nghe ông thầy nói phải học VHDL, nên em mới mò mẩm!
          |

          Comment


          • #6
            Mình làm về ASIC (full custom IC).
            Mình có dùng FPGA (semi-custom) nhưng chỉ để xây dựng mạch test đơn giản thôi.


            Comment


            • #7
              Không chịu đọc tài liệu ký trước khi viết Code. Quan trọng của người lập trình là phân tích bài toán và hướng lập trình như thế nào. cái này chiếm 2/3 thời gian của người lập trình con gõ Cdoe chỉ 1/3 thời gian thôi.

              Comment


              • #8
                bác vyrin51 nói rất đúng . cái khó của mình là đưa ra được sơ đồ triển khai thuật toán xử lí tín hiệu là ok 70% rồi
                tiện thể hỏi bác luôn bác đã làm công cụ EDK của xilinx bao giờ chưa ?
                nếu làm rồi chỉ cho e vài đường cơ bản được k ạ ? e đang cần dùng cái này để điều khiển các ngoại vi trbooboarrd mạch của xilinx .
                thanks !

                Comment

                Về tác giả

                Collapse

                gacon_hihi Tìm hiểu thêm về gacon_hihi

                Bài viết mới nhất

                Collapse

                Đang tải...
                X