Thông báo

Collapse
No announcement yet.

--vhdl--

Collapse
X
 
  • Lọc
  • Giờ
  • Show
Clear All
new posts

  • --vhdl--

    xin mấy cao thủ giúp mình xem đoạn code sau, ở đây mình không hiểu, ở đoạn lệnh gán tín hiệu: ALG_DATA <= ALG_DATA_INT;KS_CV<= CV_INT; nó thực hiện trước process main hay là sau?Nếu mà nó say ra trước thì mình không hiểu gán thế thì ALG_DATA ,KS_CV nhận 1 tín hiệu gì ở đây?Rất cảm ơn anh em!


    library ieee;
    use ieee.std_logic_1164.all;
    use WORK.twofish_pack.all;

    -- ================================================== =========================
    -- =========================== Interface Description =========================
    -- ================================================== =========================

    entity INTERFACE is

    port (clock : in std_logic;
    reset : in std_logic;

    DATA_LOAD : in std_logic; -- data load pulse
    DATAIN : in SLV_128; -- 128 bit block
    CV_LOAD : in std_logic; -- crypto variable load pulse
    CVIN : in SLV_128;
    ENC_DEC_B : in std_logic; -- '1' = encrypt, '0' = decrypt

    CTRL_DATA_LOAD : out std_logic; -- data load signal to controller
    CTRL_ENC_DEC_B : out std_logic;
    ALG_DATA : out SLV_128; -- 128 bit data block to algorithm
    KS_CVLOAD : out std_logic;
    KS_CV : out SLV_128
    );

    end INTERFACE;

    architecture INTERFACE_RTL of INTERFACE is

    -- ================================================== =========================
    -- =========================== Signal Definition =============================
    -- ================================================== =========================

    signal ALG_DATA_INT : SLV_128;
    signal CV_INT : SLV_128;

    begin

    -- ================================================== =========================
    -- =========================== Data Movement =================================
    -- ================================================== =========================

    ALG_DATA <= ALG_DATA_INT;
    KS_CV <= CV_INT;




    main: process( clock, reset )

    begin

    if reset = '1' then

    CTRL_DATA_LOAD <= '0';
    CTRL_ENC_DEC_B <= '0';
    KS_CVLOAD <= '0';
    CV_INT <= (others => '0');
    ALG_DATA_INT <= (others => '0');

    elsif clock'event and clock = '1' then

    CTRL_DATA_LOAD <= DATA_LOAD; -- pass control signals through
    CTRL_ENC_DEC_B <= ENC_DEC_B;
    KS_CVLOAD <= CV_LOAD;

    if DATA_LOAD = '1' then
    ALG_DATA_INT <= DATAIN;
    else
    ALG_DATA_INT <= ALG_DATA_INT;
    end if;

    if CV_LOAD = '1' then -- latch CV
    CV_INT <= CVIN;
    else -- hold previous CV data
    CV_INT <= CV_INT;
    end if; -- CV_LOAD = '1'


    end if; -- reset = '1'

    end process;

    end INTERFACE_RTL;
    |

  • #2
    Theo cooloo thì VHDL là concurrent language . Cái gì trước thì nó process trước .

    Comment


    • #3
      Bạn mô phỏng ra là thấy ngay thôi mà.

      @cooloo: concurrent language khác với sequential language. Chắc bạn nói lộn !


      Comment


      • #4
        Nguyên văn bởi yesme@ Xem bài viết
        Bạn mô phỏng ra là thấy ngay thôi mà.

        @cooloo: concurrent language khác với sequential language. Chắc bạn nói lộn !
        Cảm ơn yesme . cooloo đả không làm vhdl gần 15 năm nay rùi . Sorry .

        Comment


        • #5
          Mình mới viết nên cũng hông rành lắm, mà cái này tự học mới ác. Mình nghĩ là nó trước process, sau 1 vòng process rồi nó lại gán giá trị mới vào (đang mệt nên cũng o đọc kỹ code) . Còn nếu bạn hỏi là mới đầu nó gán cái gì thì tùy theo giá trị đầu của nó thôi. Lúc mô phỏng dạng tín hiệu phải gán giá trị vào mà. Bạn nên thêm 1 biến ngõ ra để quan sát thay đổi của ALG_DATA_INT, và CV_INT . Nghĩ vậy thôi chứ hem biết đúng hông nữa >_<

          Comment


          • #6
            Code:
            ALG_DATA <= ALG_DATA_INT;
            KS_CV <= CV_INT;
            2 câu lệnh này không nằm trong một Process nào. Do đó nó thực hiện song song với tất cả các câu lệnh khác. Chỉ các câu lệnh nằm trong Process mới được thực hiện tuần tự.

            Như vậy đây chỉ là 2 port ra được nối đến 2 tín hiệu (khai báo signal) ALG_DATA_INTCV_INT. Vì 2 port được khai báo là out nên không thể đọc trở lại, nên khai báo một tín hiệu khác để thao tác đọc, ghi.

            Trong chương trình bạn có thể thấy ALG_DATA_INTCV_INT vừa được đọc và ghi.

            Bạn có thể thử không cần dùng 2 lệnh đó và thay ALG_DATA_INT bằng ALG_DATA, và CV_INT bằng KS_CV. Synthesize sẽ báo lỗi là port out không thể đọc trở lại .

            Chúc bạn thành công.
            Technical sale at WT Microelectronics S'pore
            Hỗ trợ dự án sử dụng các hãng Texas Instrument, STMicro, Freescale, Fairchild, International Rectifier, Ublox, Lumiled, Maxim
            Liên hệ: 0915.560.511 hoặc ngo.haibac@wtmec.com

            Comment


            • #7
              Cảm ơn anh Bắc.Nhưng cho em hỏi nếu như mình đặt lệnh ALG_DATA <= ALG_DATA_INT;KS_CV <= CV_INT; sau process thì kết quả có thay đổi hay không?Cảm ơn anh em nhiều!
              |

              Comment


              • #8
                Với cái này ALG_DATA <= ALG_DATA_INT; KS_CV <= CV_INT; bất cứ khi nào ALG_DATA_INT hay CV_INT thay đổi giá trị thì ALG_DATA hay KS_CV sẽ được cập nhật.

                Bạn phải hiểu ở đây nó là phần cứng chứ ko phải là câu lệnh ngôn ngữ lập trình chạy theo "dòng".

                Comment


                • #9
                  @gacon_hihi: bạn phải đọc lại khái niệm "ngôn ngữ mô tả phần cứng" thì mới hiểu rõ hơn về những vấn đề này.


                  Comment

                  Về tác giả

                  Collapse

                  gacon_hihi Tìm hiểu thêm về gacon_hihi

                  Bài viết mới nhất

                  Collapse

                  Đang tải...
                  X