các bác cho em hỏi cách tạo 1 thanh ghi bằng D flipflop trong verilog?

[huy2207]

em tìm được code này nhưng biên dịch bị lỗi, chưa sửa được các bác a! mong các bác sửa giúp hoặc đề xuất phuơng án tốt hơn. em xin cảm ơn!

[huy2207]

module dff (data,clk,reset,q);
input data, clk, reset ;
output q;
reg q;
always @ ( posedge clk or negedge reset)
if (~reset) begin
q <= 1'b0;
end else begin
q <= data;
end
endmodule

module rg(datain,clk,reset,q);
input datain[15:0];
input clk,reset;
integer N,i;
wire [15:0] datain;
wire clk,reset;
output [15:0] q;
reg [15:0] q;
always @ ( posedge clk or negedge reset)
begin
dff s(datain[0],clk,reset,q[0]);
for(N=1;N<=15;N=N+1)
begin
dff s(data[N],clk,reset,q[0]);
for(i=0;i<N;i=i+1)
begin
dff s(q[i],clk,reset,q[i+1]);
end
end
end
endmodule

[hiepee]

bạn biên dịch báo lỗi j vậy? nói ra thì mình mới giúp đc

[huy2207]

em dùng modelsim biên dịch thì báo lỗi chỗ for ấy bác ạ, không biết sao lại sai nữa

[idiot0910]

module dff (data,clk,reset,q);
input data, clk, reset ;
output q;
reg q;
always @ ( posedge clk or negedge reset)
if (~reset) begin
q <= 1'b0;
end else begin
q <= data;
end
endmodule

module rg(datain,clk,reset,q);
input datain[15:0];
input clk,reset;
integer N,i;
wire [15:0] datain;
wire clk,reset;
output [15:0] q;
reg [15:0] q;
always @ ( posedge clk or negedge reset)
begin
dff s(datain[0],clk,reset,q[0]);
for(N=1;N<=15;N=N+1)
begin
dff s(data[N],clk,reset,q[0]);
for(i=0;i<N;i=i+1)
begin
dff s(q[i],clk,reset,q[i+1]);
end
end
end
endmodule

theo mình thì có lẽ là
always @ ( posedge clk or negedge reset)
begin
dff s(datain[0],clk,reset,q[0]);
for(N=1;N<=15;N=N+1)
begin
dff s(data[N],clk,reset,q[0]);
end
for(i=0;i<N;i=i+1)
begin
dff s(q[i],clk,reset,q[i+1]);
end

end

cũng không rõ có đúng không...nếu sai thì xin lượng thứ

[danbeo85]

Hi huy2207,

Mình không biết yêu cầu thiết của bạn là gì nên mình chỉ góp ý vài chỗ trong code bạn viết:
1) Tại module thứ 2 ("module rg ..."): bạn khai báo q là "reg" và sử dụng trong "allways" với hình thức ghép ghép chân tín hiệu trực tiếp từ module khác. Điều này là sai! Bạn có thể sửa theo 2 cách sau.
- Bạn có thể sử dụng q khai báo "reg" và sử dụng always để tạo thanh ghi theo cách của module 1
- Bạn sử dụng module 1 - D flipflop làm thành phần cơ bản để tạo thanh ghi thì khai báo q là "wire". Sau đó ghép các khối D-FF theo qui luật mà bạn thiết kế.
+ Bạn có thể sử dụng "generate" và "endgenerate" kết hợp với vòng lặp "for" để mô tả thanh ghi (viết theo code verilog 2001)
+ Bạn có thể sử dụng ghep các khối bằng cách liệt kê đầy đủ các D-FF và ghép nó với nhau (viết theo code verilog 1995)
2) Tại các module bạn khai báo tên của "output" và tên của "reg" trùng nhau. Điều này OK, tuy nhiên không nên sử dụng vì nó có thể vi phạm "văn phong" trong viết code. Điều này được quy định trong các chương trình kiểm tra phương thức mô tả phần cứng. Bạn có thể khai báo:
output data_out;
reg data_reg;
assign data_out = data_reg;
3) Bạn nên tìm hiểu thêm về "Coding Style" cho ngôn ngữ mô tả phần cứng Verilog, VHDL. Cái này thì hỏi google thì có rất nhiều. Hãy luyện tập cách thức viết code như vậy sẽ có lợi cho bạn.
4) Đây là lời khuyên chân thành cho các bạn mới bắt đầu với Verilog và VHDL: Các bạn nên vẽ sơ đồ chi tiết của thiết kế trước bắt đầu mô tả chúng bằng ngô nữ mô tả phần cứng. Điều này sẽ giúp cho bạn mô tả chính xác thiết kế. Đừng sợ cực với việc vẽ sơ đồ thiết kế, nó chính là công việc chính của người thiết kế phần cứng cho chip. Viết code mô tả phần cứng chỉ là phần cuối cùng của quá trình mô tả phần cứng.

Hi vọng những điều trên giúp ích cho bạn.
^_^