em tìm được code này nhưng biên dịch bị lỗi, chưa sửa được các bác a! mong các bác sửa giúp hoặc đề xuất phuơng án tốt hơn. em xin cảm ơn!
Thông báo
Collapse
No announcement yet.
các bác cho em hỏi cách tạo 1 thanh ghi bằng D flipflop trong verilog?
Collapse
X
-
module dff (data,clk,reset,q);
input data, clk, reset ;
output q;
reg q;
always @ ( posedge clk or negedge reset)
if (~reset) begin
q <= 1'b0;
end else begin
q <= data;
end
endmodule
module rg(datain,clk,reset,q);
input datain[15:0];
input clk,reset;
integer N,i;
wire [15:0] datain;
wire clk,reset;
output [15:0] q;
reg [15:0] q;
always @ ( posedge clk or negedge reset)
begin
dff s(datain[0],clk,reset,q[0]);
for(N=1;N<=15;N=N+1)
begin
dff s(data[N],clk,reset,q[0]);
for(i=0;i<N;i=i+1)
begin
dff s(q[i],clk,reset,q[i+1]);
end
end
end
endmodule
-
Nguyên văn bởi huy2207 Xem bài viếtmodule dff (data,clk,reset,q);
input data, clk, reset ;
output q;
reg q;
always @ ( posedge clk or negedge reset)
if (~reset) begin
q <= 1'b0;
end else begin
q <= data;
end
endmodule
module rg(datain,clk,reset,q);
input datain[15:0];
input clk,reset;
integer N,i;
wire [15:0] datain;
wire clk,reset;
output [15:0] q;
reg [15:0] q;
always @ ( posedge clk or negedge reset)
begin
dff s(datain[0],clk,reset,q[0]);
for(N=1;N<=15;N=N+1)
begin
dff s(data[N],clk,reset,q[0]);
for(i=0;i<N;i=i+1)
begin
dff s(q[i],clk,reset,q[i+1]);
end
end
end
endmodule
always @ ( posedge clk or negedge reset)
begin
dff s(datain[0],clk,reset,q[0]);
for(N=1;N<=15;N=N+1)
begin
dff s(data[N],clk,reset,q[0]);
end
for(i=0;i<N;i=i+1)
begin
dff s(q[i],clk,reset,q[i+1]);
end
end
cũng không rõ có đúng không...nếu sai thì xin lượng thứ
Comment
-
Hi huy2207,
Mình không biết yêu cầu thiết của bạn là gì nên mình chỉ góp ý vài chỗ trong code bạn viết:
1) Tại module thứ 2 ("module rg ..."): bạn khai báo q là "reg" và sử dụng trong "allways" với hình thức ghép ghép chân tín hiệu trực tiếp từ module khác. Điều này là sai! Bạn có thể sửa theo 2 cách sau.
- Bạn có thể sử dụng q khai báo "reg" và sử dụng always để tạo thanh ghi theo cách của module 1
- Bạn sử dụng module 1 - D flipflop làm thành phần cơ bản để tạo thanh ghi thì khai báo q là "wire". Sau đó ghép các khối D-FF theo qui luật mà bạn thiết kế.
+ Bạn có thể sử dụng "generate" và "endgenerate" kết hợp với vòng lặp "for" để mô tả thanh ghi (viết theo code verilog 2001)
+ Bạn có thể sử dụng ghep các khối bằng cách liệt kê đầy đủ các D-FF và ghép nó với nhau (viết theo code verilog 1995)
2) Tại các module bạn khai báo tên của "output" và tên của "reg" trùng nhau. Điều này OK, tuy nhiên không nên sử dụng vì nó có thể vi phạm "văn phong" trong viết code. Điều này được quy định trong các chương trình kiểm tra phương thức mô tả phần cứng. Bạn có thể khai báo:
output data_out;
reg data_reg;
assign data_out = data_reg;
3) Bạn nên tìm hiểu thêm về "Coding Style" cho ngôn ngữ mô tả phần cứng Verilog, VHDL. Cái này thì hỏi google thì có rất nhiều. Hãy luyện tập cách thức viết code như vậy sẽ có lợi cho bạn.
4) Đây là lời khuyên chân thành cho các bạn mới bắt đầu với Verilog và VHDL: Các bạn nên vẽ sơ đồ chi tiết của thiết kế trước bắt đầu mô tả chúng bằng ngô nữ mô tả phần cứng. Điều này sẽ giúp cho bạn mô tả chính xác thiết kế. Đừng sợ cực với việc vẽ sơ đồ thiết kế, nó chính là công việc chính của người thiết kế phần cứng cho chip. Viết code mô tả phần cứng chỉ là phần cuối cùng của quá trình mô tả phần cứng.
Hi vọng những điều trên giúp ích cho bạn.
^_^
Comment
Bài viết mới nhất
Collapse
-
bởi FschoolvnTrong bối cảnh toàn cầu hóa giáo dục, ngày càng nhiều học sinh được gia đình chắp cánh để truy cầu kiến thức từ các quốc gia phát triển, đặc biệt là Hoa Kỳ. Từ ước mơ thụ hưởng nền giáo dục chất lượng, không ít học sinh nhìn...hôm nay, 00:54
-
Trả lời cho Hỏi xin sơ đồ tivi các loạibởi Trân thànhCần các Bạn giúp sơ đồ Lcd Samsung UA40JU6400 và UA43ku6500k. Xin cảm ơn!...
-
Channel: Điện tử truyền hình
28-04-2024, 16:07 -
-
Trả lời cho Hỏi xin sơ đồ tivi các loạibởi Trân thànhCần các Bạn giúp sơ đồ Lcd Samsung UA40JU6400 và UA43ku6500k. Xin cảm ơn!...
-
Channel: Điện tử truyền hình
28-04-2024, 16:01 -
-
bởi chinhnguyen9Hoạt động của thế hệ mạch cân bằng trước đây dựa trên nguyên lý so áp giữa 2 string liền kề. Hoạt động cân bằng chỉ kích hoạt khi sự chênh lệch vượt ngưỡng 100mV và ngưng hoạt động khi mức chênh lệch giảm xuống còn 30mV. Bản...
-
Channel: Điện tử dành cho người mới bắt đầu
27-04-2024, 05:07 -
-
bởi chinhnguyen9Xem hình minh họa có phần thuyết minh bên trong tiện việc quan sát và đọc thuyết minh. Khi G1 high dòng điện chạy theo các đường màu đen khi G2 high dòng điện chạy theo các đường màu nâu đỏ.
Bổ sung một tính chất củng cố cho tên gọi tụ bay: Trong mạch đề cập chỉ...-
Channel: Điện tử dành cho người mới bắt đầu
26-04-2024, 21:02 -
-
bởi chinhnguyen9Sản phẩm này ghi version 2.0 01-2024 MADE IN CHINA nhưng không thấy thương hiệu hình 1
Do 8 chân G của 8 mosfet được đấu song song thành 2 nhóm nên có cùng biên độ xung kích 12V. Nhưng Q1 và Q2 nằm cuối dãy, chân S cùa chúng có điện áp DC cao đến...-
Channel: Điện tử dành cho người mới bắt đầu
26-04-2024, 20:37 -
-
bởi xuanthiettivi em bị mất remote lỡ vào chế độ usb giờ không chọn lại source được. ai có file nạp cho em xin với ạ. Model 32HD957T2
-
Channel: Điện tử truyền hình
26-04-2024, 10:53 -
-
Trả lời cho Giải thích nôm na từ "tụ bay"bởi chinhnguyen9Đa tạ lời cảm ơn của bạn. Mến!
-
Channel: Hướng dẫn sử dụng diễn đàn
26-04-2024, 05:06 -
-
Trả lời cho Xin tư vấn về mạch cầu H cho inverter 1000wbởi thebinhzChắc là không được đâu bạn ơi
Quán ăn Vĩnh Yên-
Channel: Điện tử công suất
25-04-2024, 21:56 -
-
Trả lời cho Giải thích nôm na từ "tụ bay"bởi thebinhzCảm ơn bạn nhiều nha
Nhà hàng Vĩnh Yên-
Channel: Hướng dẫn sử dụng diễn đàn
25-04-2024, 21:50 -
Comment