em tìm được code này nhưng biên dịch bị lỗi, chưa sửa được các bác a! mong các bác sửa giúp hoặc đề xuất phuơng án tốt hơn. em xin cảm ơn!
Thông báo
Collapse
No announcement yet.
các bác cho em hỏi cách tạo 1 thanh ghi bằng D flipflop trong verilog?
Collapse
X
-
module dff (data,clk,reset,q);
input data, clk, reset ;
output q;
reg q;
always @ ( posedge clk or negedge reset)
if (~reset) begin
q <= 1'b0;
end else begin
q <= data;
end
endmodule
module rg(datain,clk,reset,q);
input datain[15:0];
input clk,reset;
integer N,i;
wire [15:0] datain;
wire clk,reset;
output [15:0] q;
reg [15:0] q;
always @ ( posedge clk or negedge reset)
begin
dff s(datain[0],clk,reset,q[0]);
for(N=1;N<=15;N=N+1)
begin
dff s(data[N],clk,reset,q[0]);
for(i=0;i<N;i=i+1)
begin
dff s(q[i],clk,reset,q[i+1]);
end
end
end
endmodule
-
Nguyên văn bởi huy2207 Xem bài viếtmodule dff (data,clk,reset,q);
input data, clk, reset ;
output q;
reg q;
always @ ( posedge clk or negedge reset)
if (~reset) begin
q <= 1'b0;
end else begin
q <= data;
end
endmodule
module rg(datain,clk,reset,q);
input datain[15:0];
input clk,reset;
integer N,i;
wire [15:0] datain;
wire clk,reset;
output [15:0] q;
reg [15:0] q;
always @ ( posedge clk or negedge reset)
begin
dff s(datain[0],clk,reset,q[0]);
for(N=1;N<=15;N=N+1)
begin
dff s(data[N],clk,reset,q[0]);
for(i=0;i<N;i=i+1)
begin
dff s(q[i],clk,reset,q[i+1]);
end
end
end
endmodule
always @ ( posedge clk or negedge reset)
begin
dff s(datain[0],clk,reset,q[0]);
for(N=1;N<=15;N=N+1)
begin
dff s(data[N],clk,reset,q[0]);
end
for(i=0;i<N;i=i+1)
begin
dff s(q[i],clk,reset,q[i+1]);
end
end
cũng không rõ có đúng không...nếu sai thì xin lượng thứ
Comment
-
Hi huy2207,
Mình không biết yêu cầu thiết của bạn là gì nên mình chỉ góp ý vài chỗ trong code bạn viết:
1) Tại module thứ 2 ("module rg ..."): bạn khai báo q là "reg" và sử dụng trong "allways" với hình thức ghép ghép chân tín hiệu trực tiếp từ module khác. Điều này là sai! Bạn có thể sửa theo 2 cách sau.
- Bạn có thể sử dụng q khai báo "reg" và sử dụng always để tạo thanh ghi theo cách của module 1
- Bạn sử dụng module 1 - D flipflop làm thành phần cơ bản để tạo thanh ghi thì khai báo q là "wire". Sau đó ghép các khối D-FF theo qui luật mà bạn thiết kế.
+ Bạn có thể sử dụng "generate" và "endgenerate" kết hợp với vòng lặp "for" để mô tả thanh ghi (viết theo code verilog 2001)
+ Bạn có thể sử dụng ghep các khối bằng cách liệt kê đầy đủ các D-FF và ghép nó với nhau (viết theo code verilog 1995)
2) Tại các module bạn khai báo tên của "output" và tên của "reg" trùng nhau. Điều này OK, tuy nhiên không nên sử dụng vì nó có thể vi phạm "văn phong" trong viết code. Điều này được quy định trong các chương trình kiểm tra phương thức mô tả phần cứng. Bạn có thể khai báo:
output data_out;
reg data_reg;
assign data_out = data_reg;
3) Bạn nên tìm hiểu thêm về "Coding Style" cho ngôn ngữ mô tả phần cứng Verilog, VHDL. Cái này thì hỏi google thì có rất nhiều. Hãy luyện tập cách thức viết code như vậy sẽ có lợi cho bạn.
4) Đây là lời khuyên chân thành cho các bạn mới bắt đầu với Verilog và VHDL: Các bạn nên vẽ sơ đồ chi tiết của thiết kế trước bắt đầu mô tả chúng bằng ngô nữ mô tả phần cứng. Điều này sẽ giúp cho bạn mô tả chính xác thiết kế. Đừng sợ cực với việc vẽ sơ đồ thiết kế, nó chính là công việc chính của người thiết kế phần cứng cho chip. Viết code mô tả phần cứng chỉ là phần cuối cùng của quá trình mô tả phần cứng.
Hi vọng những điều trên giúp ích cho bạn.
^_^
Comment
Bài viết mới nhất
Collapse
-
bởi dinhthuong92Cảm ơn bác đã chia sẻ nhiều thí nghiệm thực tế.
Về mạch cân bằng cells pin thì theo cá ngân em, nó chỉ có chức năng bảo vệ quá xả và quá nạp cho các cell thôi. Tức là bất kì cell nào trong khi xả mà có áp thấp nhất và bằng...-
Channel: Hướng dẫn sử dụng diễn đàn
Hôm qua, 21:07 -
-
bởi jigokushoujoCó anh chị nào có thể cho em 1 mạch chống ngược cực, chập mạch, khi bị chạm mạch hay ngược cực thì nó sẽ tự động ngắt nguồn,khi không còn chạm thì nó sẽ đóng nguồn lại bình thường. Em có dùng nguồn 12V 75A từ ắc quy . Em cần chụi...
-
Channel: Điện tử dành cho người mới bắt đầu
Hôm qua, 18:24 -
-
bởi chinhnguyen9Tôi nghi ngại về sự hiện diện của điện trở 0,1R trong mach test có thể làm sai lạc và méo mó hoạt động của mạch. Sau khi tháo bỏ điện trở trên test lại thì thấy hoạt động cân bằng tích cực hơn rất nhiều và sờ thấy các most fet của...
-
Channel: Hướng dẫn sử dụng diễn đàn
Hôm qua, 15:01 -
-
bởi chinhnguyen9Test module cân bằng chủ động kiểu Flying Capacitor Balancing 4s 6A TQ
Hình thức board mạch có vẻ ổn. Hình 1 mặt trên và mặt dưới
Hình 2
Lắp bài test với 3 cell 32-650 (4000mAh) với các mức điện áp trong dòng thứ 2 cell số 5 là pin lion 10Ah để tạo độ...-
Channel: Hướng dẫn sử dụng diễn đàn
Hôm qua, 11:26 -
-
bởi chinhnguyen9Hính 1 Sản phẩm board cân bằng acquy Minh Quang
Hình 2 Sơ đồ nguyên lý hoạt động
Hình 3 Sơ đồ đấu dây
Dùng 2 khối pin 32-650 khối 1 4s=13V và khối 2 5s =16V bắt nối tiếp, đấu dây đen B0 vào âm, nguồn B1 vào cọc 13V, và B2 vào cọc 29V,...-
Channel: Hướng dẫn sử dụng diễn đàn
Hôm qua, 10:51 -
-
bởi chinhnguyen91- Sơ khai là mạch cân bằng thụ động do hiệu quả của mạch này là rất kém nên ta vứt nó vào quá khứ.
2- Mạch cân bằng chủ động, so áp liền kề gồm 2 nhánh: dùng từ trường và dùng điện tích
3- Mạch cân bằng chủ động toàn nhóm.(flying capacitor balancing)
Trong mạch cân bằng chủ...-
Channel: Hướng dẫn sử dụng diễn đàn
16-04-2024, 08:48 -
-
bởi saovietnhat
Quyền Lợi:
- Mức lương thỏa thuận.
- Được đào tạo về kỹ năng làm việc trong môi trường năng động và làm việc nhóm
- Được đào tạo chuyên sâu về bán hàng, kinh doanh hiệu quả
- Tham gia BHYT, BHXH, BHTN,...-
Channel: Tuyển dụng
13-04-2024, 15:46 -
-
bởi Trọng TrangTiện đây các anh cho em hỏi: Khi transistor bị nóng thì dùng tản nhiệt. mặc dù đã có tản nhiệt nhưng bản mạch có bị nóng lên do transistor truyền nhiệt vào bản mạch không? Em cảm ơn các anh.
-
Channel: Điện tử dành cho người mới bắt đầu
10-04-2024, 22:48 -
Comment