CPLD xilinx XCR3064XL

[Lãng]

Chào các anh chị trong diễn đàn.
Em mới tò mò thử CPLD, em đang lọ mọ con XCR3064XL (xilinx) với ISE 8.2.
Có cái ví dụ đơn giản này mà sao máu không lên tới não được.
Đưa 1 xung PWM vào CPLD, và xuất ra 2 xung PWM đối nghịch có deadtime.
Nếu anh/chị nào làm rồi có đoạn code thì quăng cho em, em cám ơn nhiều.

(Lần đầu post bài e ko biết post chỗ nào, nên tạo thread mới nếu mod thấy chổ nào hợp lý thì move giùm e, và báo cho em biết chỗ nào )

[jefflieu]

Bạn giải thích nhiều hơn đi.

[Lãng]

Em giải thích theo hình vẽ sau ah. PWM từ CMU đưa vào CPLD, và ngõ ra là 2 xung PWM (cùng chu kỳ) theo dạng như hình vẽ đính kèm.

[xuantung]

bài toán của bạn đơn giản là dùng bộ đếm thôi mà.
bạn có thể tham khảo code sau mình đã làm và mô phỏng đúng rồi đấy.
"
-- Company: Hoc vien ktqs
-- Engineer: Truong Xuan Tung
-- phone number:0988831565
-- Create Date: 12:45:38 07/15/2009
-- Design Name:
-- Module Name: chitan - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;

entity chitan is
Port ( clock : in STD_LOGIC;--50 Mhz
clkin : in STD_LOGIC;--xung dau vao
clkout1 : out STD_LOGIC;--xung ra 1
clkout2 : out STD_LOGIC);--xung ra 2
end chitan;

architecture Behavioral of chitan is
begin
process (clock,clkin)
variable count:integer range 0 to 600:=0;
begin
if clock='1' and clock'event then
clkout1 <= clkin;
if clkin= '1' then
count:=count+1;
else
count:=0;
end if;
if (count > 200 and count <400) then
clkout2 <= '1';
else
clkout2 <='0';
end if;
end if;
end process;
end Behavioral;"

[Lãng]

bài toán của bạn đơn giản là dùng bộ đếm thôi mà.
bạn có thể tham khảo code sau mình đã làm và mô phỏng đúng rồi đấy.
"

if (count > 200 and count <400) then
clkout2 <= '1';
else
clkout2 <='0';
end if;

Qua đoạn code của bạn, mình đã hiểu sơ sơ VHDL, mình đã test, output1 ra chính xác.
Tuy nhiên ở output2, mình chưa hiểu lắm chỗ giá trị count < 400.
Theo ý mình hiểu là count là đếm số xung clock trong lúc input ở giá trị 1.
Như vậy, phải là

if (count > 200 and count <(sum_count -200)) then
clkout2 <= '1';
else
clkout2 <='0';
end if;
Trong đó sum_count là tổng số xung clock khi input ở mức 1. Nhưng sao mình sữa hoài vẫn không được.
Cảm ơn bạn nhiều. Mình gửi lại hình rõ hơn

[xuantung]

Như vậy là đúng rồi bạn ạ. ở đây mình dùng 400 là do ở sơ đồ trên bạn cho dãy xung đầu ra ở mức cao là 3x4us. mình dùng clock là 20ns cho nên ta có tổng cộng là 600 xung clock.muốn tạo xung như của bạn thì ta chọn if (count > 200 and count <400) then
. chính xác hơn do ta dùng biến đếm thì phải là if (count >= 200 and count =<400) then. bạn có thể áp dụng tương tự với độ rộng xung bất kì.tuy nhiên độ chính xác còn phụ thuộc vào xung đếm bạn đưa vào có tần số đủ lớn hay không

[Lãng]

Cảm ơn bạn xuantung nhiều.
Xung PWM mình đưa vào CPLD có chu kỳ T = 100 us, với Ton (mức cao) thay đổi từ 0 đến T. Mình đã test một số trường hợp, khi mình thay đổi Ton, thì phương pháp của bạn không còn đúng nữa. Để mình upload 1 số hình lên đây bạn xem.

[xuantung]

bạn nên đưa ra yêu cầu cụ thể của bài toán.làm như vậy mọi người làm sao giúp được bạn.

[tonyvandinh]

Em giải thích theo hình vẽ sau ah. PWM từ CMU đưa vào CPLD, và ngõ ra là 2 xung PWM (cùng chu kỳ) theo dạng như hình vẽ đính kèm.

Bai toan cua ban con thieu 1 du kien la cai "duty cycle" cua duong vo. Neu gia thu la 50% thi khi duong vo o tang "1", thoi gian la 50us. Neu deadtime la 4us thi ban can 2us clock tai vi 50/4 = 12.5 khong duoc chan nhung 50/2= 25 thi chan. Nhu vay thi dem duoc tat ca 25 lan (0 toi 24) khi duong vo o tang "1". Duong ra can phai o tang "1" khi dem tu 2 toi 22. Deadtime se o tu 0 toi 1 va 23 toi 24

module pwm_pwm_proc (
clk, rst, in, out
);
input clk;
input rst;
input in;
output out;
reg out;


// Interconnect Declarations
reg [4:0] pwm_cnt_lpi_dfm_1;
wire [4:0] pwm_cnt_lpi_dfm_1_mx1w0;
wire nor_u1_itm;
wire slc_s1_l14_itm;
wire [5:0] acc_s6_l14_itm;
wire [5:0] conc_i6_l14_itm;
wire [4:0] not_n5_l14_itm;
wire slc_n1_l14_itm;
wire [4:0] acc_n5_l14_itm;
wire [3:0] slc_n4_l10_itm;
wire [4:0] acc_n5_l12_itm;
wire [4:0] exs_s5_l6_itm;
wire [4:0] exs_s5_l10_itm;

assign not_n5_l14_itm = ~ pwm_cnt_lpi_dfm_1_mx1w0;
assign conc_i6_l14_itm = {1'b1 , not_n5_l14_itm};
assign acc_s6_l14_itm = conc_i6_l14_itm + 6'b10111;
assign slc_s1_l14_itm = acc_s6_l14_itm[5];
assign slc_n4_l10_itm = pwm_cnt_lpi_dfm_1_mx1w0[4:1];
assign acc_n5_l14_itm = conv_u2u_4_5(slc_n4_l10_itm) + 5'b11111;
assign slc_n1_l14_itm = acc_n5_l14_itm[4];
assign nor_u1_itm = ~(slc_s1_l14_itm | slc_n1_l14_itm);
assign acc_n5_l12_itm = pwm_cnt_lpi_dfm_1 + 5'b1;
assign exs_s5_l6_itm = {{4{in}}, in};
assign exs_s5_l10_itm = {{4{in}}, in};
assign pwm_cnt_lpi_dfm_1_mx1w0 = acc_n5_l12_itm & exs_s5_l6_itm & exs_s5_l10_itm;
always @(posedge clk) begin
if ( rst ) begin
pwm_cnt_lpi_dfm_1 <= 5'b0;
out <= 1'b0;
end
else begin
pwm_cnt_lpi_dfm_1 <= pwm_cnt_lpi_dfm_1_mx1w0;
out <= nor_u1_itm;
end
end

function [4:0] conv_u2u_4_5 ;
input [3:0] vector ;
begin
conv_u2u_4_5 = vector;
end
endfunction

endmodule