Tâm sự về FPGA

[hieuslash]

@ Jefflieu: Các tham số trong Systhesis Report hình như có thay đổi tùy theo cấu hình PC đúng không anh jefflieu (trước đây em từng đọc 1 tài liệu của Xilinx có nói về điều này). Em cũng đã thử code log_10.vhd và có tham số hơi khác của anh. Cụ thể dưới đây là cấu hình trướckhi Register Balancing:

Speed Grade: -5

Minimum period: 8.788ns (Maximum Frequency: 113.792MHz)
Minimum input arrival time before clock: 4.932ns
Maximum output required time after clock: 6.507ns
Maximum combinational path delay: No path found

Timing constraint: Default period analysis for Clock 'clk'
Clock period: 8.788ns (frequency: 113.792MHz)
Total number of paths / destination ports: 2347 / 132
-------------------------------------------------------------------------
Delay: 8.788ns (Levels of Logic = 6)
Source: mant_in_expanded_37 (FF)
Destination: mant_in_shifted_4 (FF)
Source Clock: clk rising
Destination Clock: clk rising


Anh có thể viết tiếp về các phương pháp tối ưu hóa thông qua Systhesis Options (Keep Hierarchy, Fanout,...) được không? Mấy phương pháp này ít người lập trình ở Việt Nam sử dụng, vì một là họ ko quan tâm lắm đến tốc độ (chủ yếu kết quả ngon là được rồi ); hai là yêu cầu bài toán đơn giản, không yêu cầu tối ưu. Tuy nhiên, những kiến thức này rất hữu ích khi giải quyết các thuật toán phức tạp ( như bài toán tối ưu giải thuật AES và sắp xếp anh đưa trang trước).

Nếu được, anh bổ xung thêm một số bài cơ bản về kỹ thuật lập trình như: Finite State Machine, Pipelining... Em nghĩ cái này khá cần thiết cho những người mới tiếp cận FPGA.

[jefflieu]

Bác jefflieu,
Người em đang đinh xin làm sư phụ chỉ đến vỗ vai em nói có đúng gần ấy câu em chưa kịp hỏi gì thì đã biến mất kịp .
Em tự cho tín hiệu của em là 1 tín hiệu hình sin có tần số là 50Hz, Vpp=5V. (em giả thiết là hình sin, chứ có thể đấy là 1 tín hiệu random)
Cho tín hiệu ấy qua bộ tạo trễ mà em phải làm thì tại đầu ra biên độ + tần số tín hiệu không thay đổi, chỉ bị chậm đi 0.1 ms.
Em hiểu nôm ra như kiểu cho nó đi qua 1 cái delay line vậy
Em

Nếu vậy thì sample nó chừng 100kHz (10us), rồi cho nó qua delay line (shift register, fifo ...) rồi xuất nó ra ... 0.1 ms cần delay 10 samples, chắc làm vậy sẽ được ...

[tonyvandinh]

Em đang thử dùng 2 con IC đời cổ ADC0804 và DAC0830 (vì chỗ em hiện giờ có mỗi 2 con đó) nhưng chắc là không được

Lý do?

Em cũng đã thử với các cổng logic và 1 số cái tương tự như vậy nhưng để được cái trễ tầm 0.1s thì em thấy có vể không khả thi

Dùng "shift registers" hoặc Digital PLL để làm delay line. Tại sao lại kô khả thi?

Tony

[cachep]

- Cần phải biết giới hạn của tín hiệu đưa vào : Đưa vào hình SIN 1 GHz thì làm khác, 1 Hz thì làm khác.
- Tái tạo lại y chang là sao? Không cách gì tái tạo lại y chang được.
- Trễ đó đó có tương quan gì với tần số tin hiệu đưa vào?

Bác jefflieu,
Người em đang đinh xin làm sư phụ chỉ đến vỗ vai em nói có đúng gần ấy câu em chưa kịp hỏi gì thì đã biến mất kịp .
Em tự cho tín hiệu của em là 1 tín hiệu hình sin có tần số là 50Hz, Vpp=5V. (em giả thiết là hình sin, chứ có thể đấy là 1 tín hiệu random)
Cho tín hiệu ấy qua bộ tạo trễ mà em phải làm thì tại đầu ra biên độ + tần số tín hiệu không thay đổi, chỉ bị chậm đi 0.1 ms.
Em hiểu nôm ra như kiểu cho nó đi qua 1 cái delay line vậy
Em

[cachep]

Tôi chỉ góp ý kiến thôi, cachep nên tự nghĩ ra nhé:

1) Hình Sin là analog, cachep nên chuyển qua digital.
2) Muốn làm trễ thời gian thì tín hiệu phải đi qua một số logic nào đó. Nếu đi qua AND, OR, XOR, vân vân ... thì khó xác định độ trễ vì còn tùy thuộc vào technology cho nên tín hiệu cần phải đi qua ??? (cachep tự suy nghĩ) thì mới có độ trễ cố định.

Chúc cachep tự tìm ra câu trả lời và chia sẻ với mọi người
Tony

Em chào bác Tony.
Em xin tiếp nhận những ý kiến của bác.
1) Em cũng thấy là phải chuyển qua digital thì mới có thể đưa tiếp vào FPGA, nhưng riêng vụ interface này với FPGA em cũng thấy không đơn giản. Em đang thử dùng 2 con IC đời cổ ADC0804 và DAC0830 (vì chỗ em hiện giờ có mỗi 2 con đó) nhưng chắc là không được . Em sẽ xem mấy cái kit có giao tiếp với tín hiệu analog xem họ dùng cái gì
2) Em cũng đã thử với các cổng logic và 1 số cái tương tự như vậy nhưng để được cái trễ tầm 0.1s thì em thấy có vể không khả thi
Em hiên vẫn nghĩ tiếp , dự trên 1 ý tưởng mang nặng tính engineering tiểu xảo khác ,
Em cảm ơn bác Tony

[jefflieu]

Có thể là tôi hiểu lầm vì qua những design flow mà Jeff nói trên, tôi không thấy đề cập tới RTL simulation cho nên tôi suy đoán là sv VN dùng FPGA kit để xác nghiệm thiết kế.

Có nhiều kỹ sư đã cut short RTL simulation vì ỷ vào xác nghiệm dùng FPGA (sai thì sửa kô mất mát gì hết mentality) cho nên không chú trọng học hỏi thêm về advance verification và mất lợi thế khi thiết kế trở thành phức tạp hơn.

Nếu tôi có hiểu lầm thì bỏ qua nhe.

Tony

Àh, trong phần này em chủ yếu viết về FPGA + FPGA tool ... nên không đề cập đến RTL simulation và HDL, em nghĩ phần này thuộc về Digital System Design.
RTL simulation là phần không thể thiếu trong Digital System Design nói chung và trong FPGA nói riêng, không simulate trước thì chỉ có mất thời gian.
Jeff dừng vì cảm thấy ít người hưởng ứng, có vẻ mấy thứ em nghĩ quan trọng không phù hợp hoặc ai cũng biết.

[tonyvandinh]

Em chưa hiểu ý anh. Sao anh lại suy ra điều đó từ mấy bài viết của em?

Có thể là tôi hiểu lầm vì qua những design flow mà Jeff nói trên, tôi không thấy đề cập tới RTL simulation cho nên tôi suy đoán là sv VN dùng FPGA kit để xác nghiệm thiết kế.

Có nhiều kỹ sư đã cut short RTL simulation vì ỷ vào xác nghiệm dùng FPGA (sai thì sửa kô mất mát gì hết mentality) cho nên không chú trọng học hỏi thêm về advance verification và mất lợi thế khi thiết kế trở thành phức tạp hơn.

Nếu tôi có hiểu lầm thì bỏ qua nhe.

Tony

[jefflieu]

Đọc qua những bài của Jeff trên đề tài này rồi tôi mới hiểu là tại sao SV Việt Nam chí trọng về FPGA kit.
Tony

Em chưa hiểu ý anh. Sao anh lại suy ra điều đó từ mấy bài viết của em?

[jefflieu]

- Cần phải biết giới hạn của tín hiệu đưa vào : Đưa vào hình SIN 1 GHz thì làm khác, 1 Hz thì làm khác.
- Tái tạo lại y chang là sao? Không cách gì tái tạo lại y chang được.
- Trễ đó đó có tương quan gì với tần số tin hiệu đưa vào?

[tonyvandinh]

Em chào bác jefflieu,
Em mới bắt đầu bước vào đạo FPGA, để kiểm tra trình độ để xem có tiếp nhận làm đệ tử hay không, sư phụ em một hôm đến vỗ vai em và nói: " . . . hay về dùng con FPGA làm cho ta bộ tạo trễ, độ trễ có thể thay đổi được đấy nhé. Bộ này nhà ngươi làm sao thì làm, miễn là khi ta cho đầu vào là 1 tín hiệu tương tự (ví dụ đơn giản nhất là 1 tín hiệu hình sin), đầu ra ta thu được 1 cái tín hiệu y chang cái tín hiệu đầu vào mỗi tội nó bị làm trễ đi mất 1 thời gian là T (ví dụ là 0.1 ms). Nói xong lão sư biến mất tăm
Vâng lời sư phụ, em mang giấy ra ngồi vẽ mạch, sau 1 khoảng thời gian dài không đụng cham gì tới may cái circuit design (các bác thông cảm là em hơi bị gà vụ này). Em cũng về trằn trọc mấy đêm và cho ra được 1 cái report về ý tưởng thiết kế. Nhưng càng nghĩ em lại càng thấy ý tưởng của em siêu gà.
Trong buổi tối ngồi cắn bút chì nghĩ cách vượt qua được thử thách đầu tiên hòng huy vọng được nhấp đạo FPGA, em post câu hỏi của sư phụ em lên đây cho bác jefflieu và anh em đồng đạo giúp cho em 1 ít ý tưởng.
Em xin chân thành cảm ơn!!!

Tôi chỉ góp ý kiến thôi, cachep nên tự nghĩ ra nhé:

1) Hình Sin là analog, cachep nên chuyển qua digital.
2) Muốn làm trễ thời gian thì tín hiệu phải đi qua một số logic nào đó. Nếu đi qua AND, OR, XOR, vân vân ... thì khó xác định độ trễ vì còn tùy thuộc vào technology cho nên tín hiệu cần phải đi qua ??? (cachep tự suy nghĩ) thì mới có độ trễ cố định.

Chúc cachep tự tìm ra câu trả lời và chia sẻ với mọi người
Tony

[cachep]

Àh tại vì đạo FPGA nhìn chung vẫn còn ít người thờ
.....
Nhưng nói đi cũng phải nói lại, tài liệu trên internet nhiều vô kể, và các bạn có kinh nghiệm về FPGA cũng không phải là thiếu, chỉ là những ai muốn học có chủ động tìm kiếm thông tin không hay chờ thông tin đến với mình.
---
Aniway, các bạn nào có bài tập/câu hỏi/thắc mắc/thách đố v.v thì dành chút thời giờ pót lên cho xôm tụ nhé

Em chào bác jefflieu,
Em mới bắt đầu bước vào đạo FPGA, để kiểm tra trình độ để xem có tiếp nhận làm đệ tử hay không, sư phụ em một hôm đến vỗ vai em và nói: " . . . hay về dùng con FPGA làm cho ta bộ tạo trễ, độ trễ có thể thay đổi được đấy nhé. Bộ này nhà ngươi làm sao thì làm, miễn là khi ta cho đầu vào là 1 tín hiệu tương tự (ví dụ đơn giản nhất là 1 tín hiệu hình sin), đầu ra ta thu được 1 cái tín hiệu y chang cái tín hiệu đầu vào mỗi tội nó bị làm trễ đi mất 1 thời gian là T (ví dụ là 0.1 ms). Nói xong lão sư biến mất tăm
Vâng lời sư phụ, em mang giấy ra ngồi vẽ mạch, sau 1 khoảng thời gian dài không đụng cham gì tới may cái circuit design (các bác thông cảm là em hơi bị gà vụ này). Em cũng về trằn trọc mấy đêm và cho ra được 1 cái report về ý tưởng thiết kế. Nhưng càng nghĩ em lại càng thấy ý tưởng của em siêu gà.
Trong buổi tối ngồi cắn bút chì nghĩ cách vượt qua được thử thách đầu tiên hòng huy vọng được nhấp đạo FPGA, em post câu hỏi của sư phụ em lên đây cho bác jefflieu và anh em đồng đạo giúp cho em 1 ít ý tưởng.
Em xin chân thành cảm ơn!!!

[jefflieu]

Ý của anh Tony là sao?
Em cũng có cảm giác trên diễn đàn này, đa số mọi người hứng thú với thiết kế các kit FPGA.

[tonyvandinh]

Đọc qua những bài của Jeff trên đề tài này rồi tôi mới hiểu là tại sao SV Việt Nam chí trọng về FPGA kit. Tại sao trường học ở VN không xin mấy hãng EDA những phần mềm về simulation và synthesis (tổng hợp) để dạy cho SV? Đa số những hãng EDA đều có chương trình ủng hộ cho bên giáo dục (High Education Program).

Tony

[jefflieu]

Advanced FPGA Design: Architecture, Implementation, and Optimization by Steve Kilts(pdf)

http://ebooks-freedownload.com/2009/...hitecture.html

Enjoy!

[jefflieu]

Àh tại vì đạo FPGA nhìn chung vẫn còn ít người thờ
.....
Nhưng nói đi cũng phải nói lại, tài liệu trên internet nhiều vô kể, và các bạn có kinh nghiệm về FPGA cũng không phải là thiếu, chỉ là những ai muốn học có chủ động tìm kiếm thông tin không hay chờ thông tin đến với mình.
---
Aniway, các bạn nào có bài tập/câu hỏi/thắc mắc/thách đố v.v thì dành chút thời giờ pót lên cho xôm tụ nhé