Một câu hỏi chưa có lời giải đáp dành cho các cao thủ

[noname_star]

Mình có một câu hỏi. Xin các cao thủ đã làm FPGA + SysGen + VHDL giải đáp cho.
Sorry các thấp thủ nhé.

Trong SysGen làm sao để cofig một chân thành I/O ( cả và cả ra).

[jefflieu]

Chân output enable của bạn là gi?

[noname_star]

Chân output enable của bạn là gi?

Không hiểu ý bác là gì?
Ý em hỏi là: khi làm FPGA bằng thằng Simulink. Để tạo ra file .ucf ( file contrain) thì nó có 2 cái chân màu vàng vàng là input và output). Nhưng ko thể config để nó trở thành input/output đồng thời được.Chỉ được một cái thôi.

[jefflieu]

Ở mức cuối cùng, một chân Bidirectional được hiện thực bằng 1 BIDIRECTIONAL BUFFER:

http://www.xilinx.com/itp/xilinx6/books/data/docs/lib/lib0234_220.html

Ở trên mạch của bạn sẽ thấy các chân:
indata, outdata, tristate ... chân tristate dùng dể điểu khiển khi nào thi IO của bạn là input và khi nào là output.

Rất có thể bạn phải dùng 1 cái HDL wrapper ở phía trên và khởi tạo (instantiate) Bidirectional IO primitive này.

[vannghia]

Các bạn đừng mất thời gian vào vấn đề này làm gì cho vô vọng
Thiết kế trên sysgen thì chỉ có thể là in hoặc là out thôi, chứ không thể inout được đâu.
Chỉ có dùng HDL và C thì mới inout được. Vì thế nên tích hợp module đó vào ISE hoặc EDK