Analog IC design

[ngvanbinh200]

Chào bạn Ngvanbinh200,

Theo như bạn nói thì tớ đoán mạch ADC của bạn làm việc với tín hiệu tần số khá thấp. Nếu tần số đồng hồ là 50 MHz thì về mặt lý thuyết tần số tín hiệu phải nhỏ hơn 25 MHz và trên thực tế có lẽ tần số tín hiệu khoảng 10 MHz là nhiều. Đối với tín hiệu tần số thấp như vậy thì bạn thiết kế ADC theo kiểu pipeline 10 bit có lẽ không hợp lý lắm. Theo như tớ biết thì các tín hiệu tần số thấp như vậy người thiết kế thường hay sử dụng mạch sigma-delta ADC. Mạch này có ưu điểm lớn là phần tương tự rất đơn giản trong khi đó lại có phần xử lý số hoạt động tốt cho việc nén nhiễu. Mạch so sánh cho sigma-delta ADC thường là sense amplifier không phải là op-am thông thường nên hoạt động rất nhanh. Với công nghệ 180nm thì tớ nghĩ bạn cho mạch chạy tần số 1GHz là đủ. Mạch sigma-delta ADC nhờ phần xử lý số phía sau nên nó không chịu nhiều sai số do công nghệ, nhiệt độ... nên toàn bộ sai số rất nhỏ. Phần analog rất đơn giản nên cũng giảm bớt những sai số khác nhau theo kiểu offset. Còn nếu bạn muốn mình đưa ra ý kiến về mạch offset cancellation thì bạn nên lên mạng tìm một thiết kế nào đó rồi làm theo sau đó cho minh xem để đưa ra nhận xét. Những mạch này trên mạng có nhiều lắm tùy yêu cầu khác nhau.

Chào bạn Rommel.de!
Đây là nguyên tên đề tài của mình:ERROR COMPENSATION TECHNIQUES FOR PIPELINE AD CONVERTERS
Vởi các yêu cầu từ như sau:
•Design a pipeline ADC 10 bit with following requests:
Sampling rate: 50 MS/s
Input max frequency: 4MHz
Input range voltage:0-1V
Number of resolution bits: 10
Supply voltage: 1.8 V
Process: CMOS TSMC 180nm
•Apply one error compensation technique on pipeline ADC 10 bit and do simulation.
•Do layout, simulate the whole design in two cases with and without using error compensation technique and write report.
Mình hiện tại là làm backend-end cho thiết kế số (phần place and route dùng Astro). Đang chuẩn bị chuyển qua ICC.
Cho nên phần thiết kế analog mình cũng ko có nhiều kinh nghiệm lắm. Phải nói analog làm lâu mới có nhiều kinh nghiệm.
Mình cũng tham khảo nhiều tài liệu, nhiều bài báo và khá nhiều luận văn về đề tài này. Nhưng có những chổ đọc không hiểu. Đặc biệt là họ dùng OMAP nguồn đôi, phức tạp và thường hơn 2 tầng. Nhiều lần mình cố bắt chước nhưng mô phỏng không ra. Sách về analog thì nhiều nhưng mình cũng hơi lười nên đọc ko bao giờ xong. Chỉ dùng tool (Cadence5141) rồi quét các thông số W (L giữ nguyên) để phân cực,phân tích dc, ac. mình thấy OPAM là phần thiết kế quan trọng nhất. OPAM trong thiết kế của mình đóng vai trò là buffer. Hơn nữa vấn đề bị vướng của mình trong thiết kế này là mạch MDAC(Vout=2*vin-v(dac)), V(dac)=0, 0.5v, 1v tùy theo vin < 0.375V, 0.375v<vin<0.625V,1v> vin> 0.625v. Điện áp ngõ ra của tầng đầu tiên đã có sai số khá lớn 10mv->50mv. Mặc dù cuối cùng có mạch digital corection nhưng số bit resolution chỉ co 5 hoặc 6 trên 10. (với tín hiệu đầu vào là mức dc được quét từ 0,0.1,0.2...1v). Theo bạn thì mạch OPAM 2 tầng (dạng PMOS) phù hợp không? lúc mình học thì thầy chỉ tính toán các thông số OPAM ở công nghệ 0.6um nhưng khi làm công nghệ 0.18u thì ko có đủ thông số để tính nên mình ít tính toán. Bạn có thể chia sẽ cách tính cũng như ướt lượng thông số trong mạch analog ở công nghệ thấp này ko? một vấn đề nữa là mạch MDAC, mình dùng mạch charge-pump thì bị sai số lớn nhưng tín hiệu qua các tầng thì trong giới hạn biên độ điện áp. Còn khi dùng dạng mạch điện trở+OPAM thì sai số tại một tầng thấp nhưng tín hiệu qua các tầng thì sai sô vượt quá biên độ điện áp. Còn dùng dạng mạch switch-capacitor thì không chạy (cái này các bài báo hay dùng+ OPAM nguồn đôi). Bạn có thể chỉ mình loại mạch nào phù hợp trong thiết kế này ko? thanks

[Rommel.de]

Hi Rommel.de!
Cám ơn thông tin của bạn.
Thực tế mình đang làm đồ án cân chỉnh ADC pipeline 10 bit. Trong đồ án này mình thiết kế OPAM 2 tầng dạng nguồn đơn 1.8v, (PMOS) như hình của bạn dvietd207, công nghệ 180nm. Cái OPAM của mình chỉ đóng vai trò làm buffer thôi. làm bộ đệm ngõ ra và vào mạch sample and hold. Nhưng khi mô phỏng với tín hiệu vào là tuyến tính , chu kỳ 20ns, điện áp thấp là 0, cao nhất là 1v , mạch ouput ra bị lệch offset dãi điện áp thấp 0--> 0.5v. (50mV-100mV). Bạn có kiểu mạch hay giải pháp nào để hiệu chỉnh offset cho mạch này ko? Vì cái OPAM của mình còn làm mạch nhân 2 và trừ điện áp analog trong tầm 0-1v nữa. Mình cũng có tham khảo một số bài báo, người ta làm differiantial pair, OPAM phức tạp, đọc hoài ko hiểu. Thank bạn nhiều. Sẵn đây hỏi bạn mạch switch-capacitor. Mạch này mình làm mạch nhân 2 và trừ điện áp tham chiếu hoài ko chạy. tần số clock là 50MHz. Bạn thấy lạm mạch dạng này có họp lý không?

Chào bạn Ngvanbinh200,

Theo như bạn nói thì tớ đoán mạch ADC của bạn làm việc với tín hiệu tần số khá thấp. Nếu tần số đồng hồ là 50 MHz thì về mặt lý thuyết tần số tín hiệu phải nhỏ hơn 25 MHz và trên thực tế có lẽ tần số tín hiệu khoảng 10 MHz là nhiều. Đối với tín hiệu tần số thấp như vậy thì bạn thiết kế ADC theo kiểu pipeline 10 bit có lẽ không hợp lý lắm. Theo như tớ biết thì các tín hiệu tần số thấp như vậy người thiết kế thường hay sử dụng mạch sigma-delta ADC. Mạch này có ưu điểm lớn là phần tương tự rất đơn giản trong khi đó lại có phần xử lý số hoạt động tốt cho việc nén nhiễu. Mạch so sánh cho sigma-delta ADC thường là sense amplifier không phải là op-am thông thường nên hoạt động rất nhanh. Với công nghệ 180nm thì tớ nghĩ bạn cho mạch chạy tần số 1GHz là đủ. Mạch sigma-delta ADC nhờ phần xử lý số phía sau nên nó không chịu nhiều sai số do công nghệ, nhiệt độ... nên toàn bộ sai số rất nhỏ. Phần analog rất đơn giản nên cũng giảm bớt những sai số khác nhau theo kiểu offset. Còn nếu bạn muốn mình đưa ra ý kiến về mạch offset cancellation thì bạn nên lên mạng tìm một thiết kế nào đó rồi làm theo sau đó cho minh xem để đưa ra nhận xét. Những mạch này trên mạng có nhiều lắm tùy yêu cầu khác nhau.

[Rommel.de]

Chào anh Rommel.de,

Em đã thử mô phỏng một mạch không dùng diode zener và dùng cấu trúc MOS như anh nói (mạch em làm là có thiết kế ESD cho tín hiệu nguồn và đất ạ), kết quả cho thấy nó đáp ứng khá tốt. Em muốn hỏi thêm là nếu như vậy mình có cần design thêm, hay có yêu cầu đặc biệt gì khác cho đường signal kết nối với I/O ASIC như trong hình em attach ở bài trên không ạ?

Chào bạn Dvietd207,

Tớ không làm về ESD nên có thể nhiều chiêu đặc biệt tớ cũng không biết hết nhưng tớ thấy mạch bảo vệ ESD trên thực tế mà tớ biết chỉ sử dụng diode và điện trở để bảo vệ như tớ nói. Nhân đây tớ giới thiệu với các bạn một kinh nghiệm thực tế mà tớ biết. Ngày trước có một project mà bên tớ từng làm gắn trực tiếp die lên board để test (không có package). Sau khi kiểm tra thì hầu hết các die đều đã chết. Lúc đầu bọn tớ cũng chưa biết vì sao hóa ra là do ESD mặc dù đã có thiết kế ESD rồi. Nguyên nhân là do khi hàn die lên board người ta không hàn theo thứ tự các chân phù hợp. Khi hàn die lên board trước hết vào ground tất cả sau đó hàn các ground pad từ die lên board trước tiên. Sau đó thì hàn đến các power pad. Cuối cùng mới hàn đến các chân tín hiệu. Nếu như hàn các chân tín hiệu trước thì có thể bị ESD chết ngay lúc đó. Tớ nghĩ đây là một kinh nghiệm hay với mọi người.

[dvietd207]

Chào bạn ngvanbinh200,

Mình chưa làm mạch pipeline bao giờ, và cũng chưa nghiên cứu về nó, nhưng mình đang làm flash ADC, có thể kĩ thuật tính toán và reduce offset hơi khác nhau, nhưng mình viết ra để cùng chia sẻ và biết đâu những kiến thức ấy giúp bạn được phần nào.
Offset của mạch flash ADc liên quan trực tiếp đến tầng preamplifier, nên mình tập trung vào việc tính toán đến gain của phần này...(tất nhiên là trong các bài báo có đề cập đến rất nhiều technique khác mình cũng chưa hiểu nên chưa thử áp dụng ), ví dụ 1LSB = 8mV, target for 0.5LSB accuracy, comparator: latch: 5mV/sqrt(W*L) nhé:
=> bắt đầu với requirement cho comparator input-referred offset: 3*sigma(offset) < 0.5LSB = 4mV
=> cộng thêm với preamplifier, gain với latch offset, ta có:
3*sqrt{sigma(preamp)^2 + sigma(latch)^2/(G^2)} < 0.5LSB
Như vậy với 3*sigma(latch) ~ 50mV (cái này mình define) và các parameters như trên, thì bạn sẽ tính được G > ~12
=> để giảm size của cặp vi sai tầng preamp, bạn tăng G lên chút, ví dụ 16-20, rồi quay lại công thức trên bạn sẽ tính được sigma(preamp) = 5mV/sqrt(W*L) < ~ hằng số.
=> Bạn sẽ tính toán được thông số quan trọng nhất của tầng này là W và L.

Mình là sinh viên, nên chưa có kinh nghiệm nhiều nên dùng hand-calculation để ước lượng là chính.
Mong các anh/các bạn có kinh nghiệm trao đổi thêm!

[ngvanbinh200]

Chào bạn ngvanbinh2000

Để loại bỏ offset thì cách sử dụng các thiết kế tương tự bây giờ không còn phù hợp nữa vì nó có nhiều hạn chế. Thông thường với những mạch cần độ chính xác cao thì người thiết kế thường sử dụng mạch số để căn chỉnh lại các sai số sau khi đã chế tạo ra. Cái này ứng dụng với rất nhiều mạch không chỉ để triệt tiêu offset. Ngoài ra mạch số rất tiện dụng, linh hoạt (có thể làm nhiều kiểu khác nhau, nhiều việc khác nhau) và đồng thời nhiều khi còn nhỏ hơn cả mạch tương tự nếu bạn sử dụng những công nghệ mới (transistor số có kích thước rất nhỏ). Bạn có thể search trên mạng "digital offset cancellation" sẽ thấy có rất nhiều cách. Ngoài ra việc calibration sau khi tape out cũng sẽ làm tăng thời gian test chip làm tăng chi phí chế tạo chip (hình như mỗi phút test chip có giá là 10 cent nhưng tớ không chắc lắm). Vậy nên nhiều người thiết kế thường làm thêm mạch digital autocalibration. Đây là một mạch số dưới dạng FSM khởi động lúc đầu. Ở mỗi trạng thái khác nhau thì FSM đóng/mở các switch để tạo ra các stimuli và kiểm tra kết quả đầu ra. Stimuli có thể là các tín hiệu tương tự như điện áp, dòng... và cũng có thể là các tín hiệu số. Nếu stimuli là tín hiệu số thì trong một số trường hợp người ta có thể sử dụng mạch sinh số giả ngẫu nhiên thay vì lưu trữ tất cả các giá trị stimuli lên ROM khi số lượng stimuli rất nhiều.

Hi Rommel.de!
Cám ơn thông tin của bạn.
Thực tế mình đang làm đồ án cân chỉnh ADC pipeline 10 bit. Trong đồ án này mình thiết kế OPAM 2 tầng dạng nguồn đơn 1.8v, (PMOS) như hình của bạn dvietd207, công nghệ 180nm. Cái OPAM của mình chỉ đóng vai trò làm buffer thôi. làm bộ đệm ngõ ra và vào mạch sample and hold. Nhưng khi mô phỏng với tín hiệu vào là tuyến tính , chu kỳ 20ns, điện áp thấp là 0, cao nhất là 1v , mạch ouput ra bị lệch offset dãi điện áp thấp 0--> 0.5v. (50mV-100mV). Bạn có kiểu mạch hay giải pháp nào để hiệu chỉnh offset cho mạch này ko? Vì cái OPAM của mình còn làm mạch nhân 2 và trừ điện áp analog trong tầm 0-1v nữa. Mình cũng có tham khảo một số bài báo, người ta làm differiantial pair, OPAM phức tạp, đọc hoài ko hiểu. Thank bạn nhiều. Sẵn đây hỏi bạn mạch switch-capacitor. Mạch này mình làm mạch nhân 2 và trừ điện áp tham chiếu hoài ko chạy. tần số clock là 50MHz. Bạn thấy lạm mạch dạng này có họp lý không?

[dvietd207]

Chào anh Rommel.de,

Em đã thử mô phỏng một mạch không dùng diode zener và dùng cấu trúc MOS như anh nói (mạch em làm là có thiết kế ESD cho tín hiệu nguồn và đất ạ), kết quả cho thấy nó đáp ứng khá tốt. Em muốn hỏi thêm là nếu như vậy mình có cần design thêm, hay có yêu cầu đặc biệt gì khác cho đường signal kết nối với I/O ASIC như trong hình em attach ở bài trên không ạ?

[Rommel.de]

Chào bạn dvietd207,

Theo như tớ biết thì mạch ESD thường không sử dụng zener diode. Mạch mà bạn đưa ra trên hình là gần đúng mạch ESD rồi. Nếu tớ không nhầm thì mạch ESD thật người ta bỏ zener diode mà bạn vẽ đi và thêm vào một điện trở nằm giữa điểm nối 2 diode và mạch bên trong. Sở dĩ người ta cần thêm điện trở này vì diode hoạt động chậm chạp khi bất ngờ có xung điện áp cao ở đầu vào thì nó không thể xả hết điện tích trong một lúc được. Khi đó điện trở bảo vệ kết hợp với điện dung ký sinh tại tín hiệu vào/ra của mạch sẽ tạo ra một mạch RC làm cho điện áp tăng lên một cách từ từ (nạp điện cho tụ ký sinh). Chính nhờ quá trình nạp điện chậm chạp này mà linh kiện bên trong không bị đánh hỏng. Với mạch ESD cho các tín hiệu nguồn và đất thì người ta bỏ điện trở này đi vì nó tạo ra sụt áp và chẳng cần thiết. Thường các MOS transistor bị ESD đánh hỏng nếu có điện áp cao nối vào cực gate chính là một lớp tụ điện rất mỏng. Thường các đường nguồn người ta không bao giờ nối đến gate mà chỉ nối đến source hoặc drain mà thôi. Thêm nữa là để tăng độ ổn định của nguồn, người ta thường đặt trên chip các tụ lọc rất lớn. Chính vì vậy mà quá trình tăng điện áp tại các đường nguồn cũng đã rất chậm không cần thêm điện trở.

Với người thiết kế thì họ thường dùng các mạch pad có sẵn trên thư viện chứ không thiết kế mạch ESD nữa. Nếu bạn là người làm ESD cho thư viện thì cái này phụ thuộc rất nhiều vào các yêu cầu khác nhau của chân linh kiện ví dụ như nếu linh kiện của bạn làm việc trong môi trường khắc nghiệt hoặc cần độ ổn định cao thì phải làm ESD tốt. Hay khi tín hiệu tại chân quá sensitive thì bạn phải hi sinh một chút ESD... Thông thường thiết kế ESD phải làm rồi test riêng bên ngoài bằng mạch test ESD thật sau đó đưa vào trong thư viện và mọi người cứ thế lấy ra mà dùng.

Em cám ơn anh hithere đã chỉ ra vấn đề giúp em ạ, em đã hiểu ạ (Đúng là trước đó em có dùng cấu trúc mắc nối tiếp NMOS chung gate mà quên mất rằng MOSFET có thể đổi cực Drain và cực Source cho nhau).

Em có một thắc mắc nữa, trong mạch ESD protection thì người ta dùng diode zener, nhưng như anh hithere nói thì trong mạch IC gần như không có linh kiện diode zener, vậy giải pháp là gì ạ? Như vậy liệu có phải mắc dạng external không ạ? Em có attach mạch cấu trúc của ESD em research được ạ:
[ATTACH=CONFIG]39021[/ATTACH]

ps: Chúc các anh, các bạn năm mới vui vẻ và thành công!

[Rommel.de]

Chào bạn ngvanbinh2000

Để loại bỏ offset thì cách sử dụng các thiết kế tương tự bây giờ không còn phù hợp nữa vì nó có nhiều hạn chế. Thông thường với những mạch cần độ chính xác cao thì người thiết kế thường sử dụng mạch số để căn chỉnh lại các sai số sau khi đã chế tạo ra. Cái này ứng dụng với rất nhiều mạch không chỉ để triệt tiêu offset. Ngoài ra mạch số rất tiện dụng, linh hoạt (có thể làm nhiều kiểu khác nhau, nhiều việc khác nhau) và đồng thời nhiều khi còn nhỏ hơn cả mạch tương tự nếu bạn sử dụng những công nghệ mới (transistor số có kích thước rất nhỏ). Bạn có thể search trên mạng "digital offset cancellation" sẽ thấy có rất nhiều cách. Ngoài ra việc calibration sau khi tape out cũng sẽ làm tăng thời gian test chip làm tăng chi phí chế tạo chip (hình như mỗi phút test chip có giá là 10 cent nhưng tớ không chắc lắm). Vậy nên nhiều người thiết kế thường làm thêm mạch digital autocalibration. Đây là một mạch số dưới dạng FSM khởi động lúc đầu. Ở mỗi trạng thái khác nhau thì FSM đóng/mở các switch để tạo ra các stimuli và kiểm tra kết quả đầu ra. Stimuli có thể là các tín hiệu tương tự như điện áp, dòng... và cũng có thể là các tín hiệu số. Nếu stimuli là tín hiệu số thì trong một số trường hợp người ta có thể sử dụng mạch sinh số giả ngẫu nhiên thay vì lưu trữ tất cả các giá trị stimuli lên ROM khi số lượng stimuli rất nhiều.

hi bạn!
Bạn có thể đưa ra một số giải pháp để triệt điện áp offset này được ko vậy? thanks nhiều.

[dvietd207]

Chào bạn ngvanbinh200,

Tớ chưa rõ bạn đề cập đến offset voltage của mạch điện nào, nhưng với những mạch điện tớ đã mô phỏng và tìm hiểu đơn cử differential pair sẽ có input offset voltage, về vấn đề này đã được anh hithere123 đề cập trong trang 2 "Mô phỏng mạch OPAMP" của luồng này, bạn tham khảo thêm nhé:
http://www.dientuvietnam.net/forums/...79/index2.html

Tớ chỉ nói thêm một số ý như sau về input offset voltage (nếu có chỗ nào chưa đúng mong các anh/bạn sửa giúp ạ):
với OPAMP 2 tầng mà tớ đã học và đọc trong cuốn sách của tác giả Sedra, để giảm offset hệ thống (systemic offset) thì sẽ thiết kế (W/L)3/(W/L)6 = (W/L)4/(W/L)6 = (1/2)*(W/L)5/(W/L)7 nhưng input offset voltage vẫn khác 0. Khi đó bạn hoàn toàn có thể dùng hand-calculation để ước lượng Voffset này. Mạch mình có vẽ lại dưới đây nhé:

Còn về random offset thì đã có công thức trong sách "analysis and design of integrated circuit" của Gray, Hust, and Mayer rồi. Riêng để giảm random offset anh hithere123 cũng đã đề cập ở luồng tớ gửi trên, có liên quan đến matching, và nếu bạn nhìn vào công thức thì bạn cũng có thể biết là nên tăng hay giảm yếu tố gì rồi. Bạn tìm công thức và thử trả lời nhé!
Trong thiết kế mạch so sánh comparator, khi các linh kiện matching tuyệt đối, vấn đề tớ gặp phải cũng liên quan đến offset, tớ có đọc tài liệu là đồ án "Comparators_With_Hysteresis_Kulkarni_2005" cái này bạn search sẽ ra ngay.

Hi vọng giúp bạn được phần nào!

[ngvanbinh200]

hi bạn!
Bạn có thể đưa ra một số giải pháp để triệt điện áp offset này được ko vậy? thanks nhiều.

[dvietd207]

Em cám ơn anh hithere đã chỉ ra vấn đề giúp em ạ, em đã hiểu ạ (Đúng là trước đó em có dùng cấu trúc mắc nối tiếp NMOS chung gate mà quên mất rằng MOSFET có thể đổi cực Drain và cực Source cho nhau).

Em có một thắc mắc nữa, trong mạch ESD protection thì người ta dùng diode zener, nhưng như anh hithere nói thì trong mạch IC gần như không có linh kiện diode zener, vậy giải pháp là gì ạ? Như vậy liệu có phải mắc dạng external không ạ? Em có attach mạch cấu trúc của ESD em research được ạ:


ps: Chúc các anh, các bạn năm mới vui vẻ và thành công!

[hithere123]

Chào em,

Với MOSFET thì cực D và S có thể đổi chức năng cho nhau được, đây là một trong những điểm khác biệt giữa linh kiện MOSFET và Bipolar. Do đó trong mạch điện của em thì em có thể gộp hai mosfet thành một. Nếu W1=W2 thì mosfet mới sẽ là W/(L1+L2). Nếu W1#W2 thì cần xác định linh kiện nào có vai trò quan trọng hơn, thì linh kiện đó sẽ làm chủ, linh kiện còn lại sẽ hoạt động ở miền triode vậy em có thể coi như một điện trở. Việc này em cần tìm hiểu thêm, anh chỉ gợi ý đến đây thôi.

Chúc em thành công!
Thân mến,

[dvietd207]

Em xin lỗi các bác, em up lại ảnh file attached ạ:
"2. Với mạch điện em vẽ dưới đây thì tính toán Vout như thế nào ạ? em bị mắc với node S là floating gate:

"

[dvietd207]

Được anh hithere khuyên là nên viết bài trên diễn đàn, vì thực trước em cũng toàn trao đổi với anh bằng email. Vậy hôm nay em có một số vấn đề chưa hiểu muốn trao đổi với mọi người như sau ạ:
1. Với NMOS, nếu em mắc Gate với Source tắt đến GND thì có tác dụng gì không? Nếu có thì nó sẽ được dùng trong trường hợp nào?
2. Với mạch điện em vẽ dưới đây thì tính toán Vout như thế nào ạ? em bị mắc với node S là floating gate:

3. Tháng trước do em phải làm gấp 1 con ADC đơn giản, flash 4bit, (làm cái đơn giản trước, chủ yếu để demo, mà em cũng chưa có kiến thức gì về ADC trước đó) em làm theo báo và vref em lấy từ mạch bandgap ra, vấn đề đầu tiên em gặp phải là khi em mắc vref vào mạng trở 16 resistor 20k nối tiếp, lập tức nó sụt áp nhanh chóng. Em nghĩ phải tách khối bandgap với mạng trở bởi mạng trở sẽ làm sụt trở kháng ra rất nhiều, tức nó tiêu thụ dòng, => em quyết định mắc thêm EA cấu trúc LDO (vì em vừa làm LDO trước đó) thấy giải quyết được vấn đề, Nhưng khi đó mạch sẽ rất tốn diện tích, bởi thông thường em đọc trong báo thì ADC flash có diện tích không lớn với số bit nhỏ.
Vậy thông thường người ta sẽ giải quyết vấn đề em gặp phải bằng cách nào ạ?
4. Cũng từ sau vụ làm ADC, thày giáo em quyết định giao cho em làm về ADC, em thấy cũng thực sự thích với lĩnh vực này, dù trước đó em toàn làm về nguồn. Nhưng hiện em cũng chưa biết bắt đầu từ đâu, em định hướng là làm flash -> pipellne -> SAR -> sigma delta. Không biết flow như thế có ổn không?
Và em xin ý kiên các bác về sách tham khảo để làm ADC ạ?

ps: Ngọc Linh đã tốt nghiệp và đi làm rồi à? tớ mới đổi tên sang username mới này. Từ giờ dùng username này luôn. Mình cũng hơi băn khoăn chuyện có nên tốt nghiệp trong năm nay không, vì vẫn thấy thiếu nhiều kiến thức quá, mới năm tư mà. Nên quyết định ở lại BK 1 năm nữa..

[ngoclinh_xl]

vâng! thank bác rất nhiều! Em vừa mới nộp hồ sơ xin việc xong, analog ic design! cũng có ít kiến thức về lĩnh vực này, cơ mà bảng điểm 3 năm đầu của em thấp quá! ko biết dc ko! hồi hộp quá! chia sẽ với các bác!