Analog IC design

[ngoclinh_xl]

nhiều lúc tự hỏi ko biết đến lúc mô mới theo kịp bọn chúng đây . học, học nữa , hộc máu

[stevechao]

Chào bạn,

Hiện tại chưa chạm tới giới hạn vật lý mà đã làm cho các fab đau đầu rồi, vậy liệu có nên tiếp tục scale down xuống nữa không đang là câu hỏi gây tranh cãi rất nhiều. Theo mình biết thì hiện tại có Intel và TSMC là còn đủ sức để theo cuộc đua này.

Trước đây để xuống 65nm thì đã phải litho trong nước rồi, xuống nữa thì quả thật hiện mình cũng không có thông tin là đang sử dụng công nghệ gì (hình như lợi dụng nguyên tắc giao thoa để tạo những kích thước nhỏ, vấn đề làm mass-production cho các kích thước nhỏ cũng rất ảo, ...) Hy vọng bạn sẽ chia sẻ để mọi người cùng học hỏi.

Rất mong,

Chào bạn,

Đúng là Si based CMOS đang bắt đầu trở nên mature , cần có những break through mới để scale down device. High mobility degenerate semi ( Ge, GaAs..) hoặc graphene/MoS transistor sẽ tiếp tục nghiên cứu và phát triển . Mình tin là đến 14nm node và sau đó sẽ là SOI FinFET .

các công ty fab thì gồm có Intel, TSMC, GF( Global F @US) , Samsung , UMC. Họ đang rất đau đầu là sản lương chip @28nm ko đủ cung ứng cho các đơn đặt hàng , mình tin 28nm vẫn sẽ hot trong vài năm nữa và còn tùy thuộc vào application nữa ( high.low power , high /low speed )



Intel luôn đứng đầu về công nghệ vì họ chỉ target vào high performance chip, đồng thời họ kô tách ra fabless va fab nên bọn process và design hiểu nhau rõ hơn . Intel chém gió cũng rất giỏi , họ đã tưng khẳng định Finfet mass production từ đầu năm 2011


TSMC và phần còn lại thì làm đủ mọi thứ liên quan đến fab, Finfet là 1 trong chiến lước của họ, vì ko cung cấp đủ wafers cho fabless com .Nên mới đây , họ phải mở thêm fab mới với 130mm wafer process.

Hiện tại , công nghệ litho đang dùng cho FinFet là double pattern hay spacer pattern bạn co thể tham khảo Kiwi. Tương lai cho sub -20nm sẽ là EUV.nếu mình có thơi gian mĩnh sẽ có bài trên forum sớm nhất.

Chung quy lại, các công ty đặt lợi nhuận lên hàng đầu , ko như trong research . Cái ho quan tâm nhất là giá thành phù hợp với tinh năng. Vi dụ như TSMC , họ nhất quyết kô dùng SOI substrate vì họ tin là giá thành đắt đỏ mà benefits kô tương ứng . Nhưng ngược lại một số công ty khác như SOITEC lại đưa ra quan điểm dùng SOI là giảm cost vì giảm mask design.

Mình cũng hi vọng , một ngày nào đó sẽ có một công ty fab ở VN .

Nếu bạn nào cần tài liệu liên quan mình có thể gửi cho các bạn.

Thân,

[hithere123]

Chào bạn,

Mình nghĩ giới hạn vật lý kô quan trọng trong tương lai mà mấu chốt hệ thống lithography để pattern device (EUV) rất tốn kém , Si nanowire transistor vẫn có thể scale down to 4F2

Chào bạn,

Hiện tại chưa chạm tới giới hạn vật lý mà đã làm cho các fab đau đầu rồi, vậy liệu có nên tiếp tục scale down xuống nữa không đang là câu hỏi gây tranh cãi rất nhiều. Theo mình biết thì hiện tại có Intel và TSMC là còn đủ sức để theo cuộc đua này.

Trước đây để xuống 65nm thì đã phải litho trong nước rồi, xuống nữa thì quả thật hiện mình cũng không có thông tin là đang sử dụng công nghệ gì (hình như lợi dụng nguyên tắc giao thoa để tạo những kích thước nhỏ, vấn đề làm mass-production cho các kích thước nhỏ cũng rất ảo, ...) Hy vọng bạn sẽ chia sẻ để mọi người cùng học hỏi.

Rất mong,

[stevechao]

Theo mình thì các nhà máy fab và công ty cung cấp tool phải làm việc vất vả với công nghệ mới này chứ dân thiết kế thì cứ việc lấy mà dùng như trước thôi. Ví dụ: về mô phỏng mạch điện thì fab sẽ cung cấp model cho các linh kiện 3D; về layout thì sẽ thêm một vài lớp đánh dấu để khi đưa xuống fab thì fab biết đấy là 3D để làm.

Tiến tới sub-nano gần như là chạm tới giới hạn vật lý rồi và theo chiều hướng này cũng không phải là con đường duy nhất để tiếp tục chân lý của bác Moore. Ví dụ chip hiện mới phát triển trên một mặt phẳng, giả sử nếu mình có thể chồng hai miếng bán dẫn lên nhau thì cùng một diện tích như trước mình có thế tăng gấp đôi số lượng transistor mà không phải scale kích thước transistor xuống, tất nhiên là chiều cao chip sẽ tăng lên nhưng sự tăng lên này có thể chấp nhận được.

Với anh 3D này thì có nhiều tên gọi, nhưng ý tưởng về nó có từ rất lâu rồi, và hồi đó người ta gọi là FINFET thì phải (cao hơn tý có lẽ là 4D hay nanowire.) Các bạn có thể tham khảo tài liệu sau để có cái nhìn tổng quát:
http://www.eecs.berkeley.edu/Colloqu...esentation.pdf

Các bạn cũng có thể khai thác nhiều tin hay về công nghệ từ:

Technical Reports | EECS at UC Berkeley

Thân mến,

Chào bạn,

Mình nghĩ giới hạn vật lý kô quan trọng trong tương lai mà mấu chốt hệ thống lithography để pattern device (EUV) rất tốn kém , Si nanowire transistor vẫn có thể scale down to 4F2

[stevechao]

Chào bạn, hiện tại mình đang làm cho TSMC . Mình khẳng định với bạn là fab 3D trans ko hề đơn giản , từ paper dến mass-production là cả một quá trình rất xa. bao gồm (yield wafer-to-wafer, die-to-die) cost, size of gate length

[hithere123]

theo thầy em nói thì các công nghệ này các công ty đã biết và làm trước hết nhưng chúng cố giấu để mỗi năm sẽ tung ra 1 sản phẩm mới nhằm thu hút khách hàng thôi,bọn nó ma mảnh lắm

Thầy em có cơ sở nào để khẳng định điều này không? Nếu không thì theo anh Thầy em chém hơi quá

[hungtrinh36]

vâng chào bác hithere123, bác Romel.de và mọi người. Em xin tự nhận những khuyết điểm của mình.
Chắc còn trẻ nên hơi háo hức xíu

Intel mới đưa ra sản xuất Chip sử dụng công nghệ transistor 3D. Nghe nói công nghệ này Intel đã có năm 2002. Vừa rồi mới áp dụng trên Chip ivy Bright công nghệ 22nm. Em cũng đã xem qua ưu và nhược điểm của công nghệ mới này. Có thể nói đó là bước tiến lớn so với công nghệ transistor 2D trong tầm hiểu biết của em. theo em dc biết Ưu điểm lớn nhất của transistor 3D là trong ứng dụng sản xuất chip, => Tiết kiệm diện tích mặt bằng của chip( tất nhiên chiều cao không gian chip sẽ lớn hơn, nhưng ko ảnh hưởng lớn). nâng cao mật độ transistor, giảm công suất tiêu tán(ko biết vì sao)... ,
Các bác có thể xem bài review này: khá là chi tiết :
Hiểu thêm về 3-D transistor, vì sao Intel lại trì hoãn? « vozExpress

Với công nghệ mới này các công cụ mô phỏng e phải thay đổi nhiều , chắc cả công cụ vẽ layout cũng thế...? nếu có thay đổi, các bác biết gì về sự thay đổi trên xin cung xấp cho chúng em một vài điều dc ko?
ko biết sắp tới công nghệ tran 3D này có thay thế tran 2D ko? ( cả về IC số lẫn tương tự ). Em nghĩ chắc là có..

theo thầy em nói thì các công nghệ này các công ty đã biết và làm trước hết nhưng chúng cố giấu để mỗi năm sẽ tung ra 1 sản phẩm mới nhằm thu hút khách hàng thôi,bọn nó ma mảnh lắm

[hithere123]

Với công nghệ mới này các công cụ mô phỏng e phải thay đổi nhiều , chắc cả công cụ vẽ layout cũng thế...? nếu có thay đổi, các bác biết gì về sự thay đổi trên xin cung xấp cho chúng em một vài điều dc ko?

Theo mình thì các nhà máy fab và công ty cung cấp tool phải làm việc vất vả với công nghệ mới này chứ dân thiết kế thì cứ việc lấy mà dùng như trước thôi. Ví dụ: về mô phỏng mạch điện thì fab sẽ cung cấp model cho các linh kiện 3D; về layout thì sẽ thêm một vài lớp đánh dấu để khi đưa xuống fab thì fab biết đấy là 3D để làm.

Tiến tới sub-nano gần như là chạm tới giới hạn vật lý rồi và theo chiều hướng này cũng không phải là con đường duy nhất để tiếp tục chân lý của bác Moore. Ví dụ chip hiện mới phát triển trên một mặt phẳng, giả sử nếu mình có thể chồng hai miếng bán dẫn lên nhau thì cùng một diện tích như trước mình có thế tăng gấp đôi số lượng transistor mà không phải scale kích thước transistor xuống, tất nhiên là chiều cao chip sẽ tăng lên nhưng sự tăng lên này có thể chấp nhận được.

Với anh 3D này thì có nhiều tên gọi, nhưng ý tưởng về nó có từ rất lâu rồi, và hồi đó người ta gọi là FINFET thì phải (cao hơn tý có lẽ là 4D hay nanowire.) Các bạn có thể tham khảo tài liệu sau để có cái nhìn tổng quát:
http://www.eecs.berkeley.edu/Colloqu...esentation.pdf

Các bạn cũng có thể khai thác nhiều tin hay về công nghệ từ:

Technical Reports | EECS at UC Berkeley

Thân mến,

[stevechao]

chào bạn ngọclinh_xl , mình xin trả lời câu hỏi của bạn ! trước hết mình xin dùng một vài thuật ngữ bằng tiếng anh để giải thích cho bạn vì minh ko dành sử dụng thuật ngữ tiếng việt trong semiconductor field này lắm.

Với công nghệ mới này các công cụ mô phỏng e phải thay đổi nhiều , chắc cả công cụ vẽ layout cũng thế...? nếu có thay đổi, các bác biết gì về sự thay đổi trên xin cung xấp cho chúng em một vài điều dc ko?

3 D transistor thường được gọi là tri-gate hay multi-gate . Tại sao lại phải chuyển từ planer CMOS sang multi-gate :
- Khi CMOS size giảm xuống sub -30nm node ( channel length ) thì có nhiều điểm khiến device hoạt động ko tốt (e.g leakage current, short channel length effect..) . Mà yêu cầu đòi hỏi cứ 18 tháng thi số transistor trong chip phải được tăng 2 lần . Do đó người ta phải tìm kiếm một new transistor mới để khắc phục
Có hai loại đang đươc yêu tiên đó là : SOI depleted transistor ( vẫn sử dụng planar nhưng dùng SOI substrate) hai la cái bạn đang gọi là 3D
Nếu bạn muốn nắm kĩ thì minh sẽ đi sâu thêm
Intel hiện tại đang dẫn trước các công ty fab khác tầm 3 năm về công nghệ nên họ đã bắt đầu sử dụng 3D transistor cho chip của họ. Không phải vì các công ty khác yếu kém hơn ( TSMC,Samsung ) , bởi đơn gian ho sản suất cho các công ty fab-less cho nên số lượng 28nm plannar vẫn đang chưa đủ giải quyết nhu câu. Con ve 3D , TSMC sẽ target luôn ở 14nm node thay vi 22nm . Dự kiến cuối năm sẽ ra mắt. Theo minh được biết , TSMC đang gặp một số vấn đề về yield của 3D hoặc la ho gặp trục trặc về số lượng kô theo kịp tiến độ.

Layout hiện tai chỉ có trong internal company , danh cho university research hiện kô có.

ko biết sắp tới công nghệ tran 3D này có thay thế tran 2D ko? ( cả về IC số lẫn tương tự ). Em nghĩ chắc là có.

Tất nhiên la có tất yếu 3d se thay thế cho 2D

Theo mình các bạn kô cần thiết phải sử dụng công nghệ này vì no rất tốn kém. Có rất nhiều circuit phù hợp với dk Vietnam sử dung sub-micron mà các bạn co thể design và sản suất

Chúc Vui

[ngoclinh_xl]

vâng chào bác hithere123, bác Romel.de và mọi người. Em xin tự nhận những khuyết điểm của mình.
Chắc còn trẻ nên hơi háo hức xíu

Intel mới đưa ra sản xuất Chip sử dụng công nghệ transistor 3D. Nghe nói công nghệ này Intel đã có năm 2002. Vừa rồi mới áp dụng trên Chip ivy Bright công nghệ 22nm. Em cũng đã xem qua ưu và nhược điểm của công nghệ mới này. Có thể nói đó là bước tiến lớn so với công nghệ transistor 2D trong tầm hiểu biết của em. theo em dc biết Ưu điểm lớn nhất của transistor 3D là trong ứng dụng sản xuất chip, => Tiết kiệm diện tích mặt bằng của chip( tất nhiên chiều cao không gian chip sẽ lớn hơn, nhưng ko ảnh hưởng lớn). nâng cao mật độ transistor, giảm công suất tiêu tán(ko biết vì sao)... ,
Các bác có thể xem bài review này: khá là chi tiết :
Hiểu thêm về 3-D transistor, vì sao Intel lại trì hoãn? « vozExpress

Với công nghệ mới này các công cụ mô phỏng e phải thay đổi nhiều , chắc cả công cụ vẽ layout cũng thế...? nếu có thay đổi, các bác biết gì về sự thay đổi trên xin cung xấp cho chúng em một vài điều dc ko?
ko biết sắp tới công nghệ tran 3D này có thay thế tran 2D ko? ( cả về IC số lẫn tương tự ). Em nghĩ chắc là có..

[hithere123]

Chào em,

Hi anh hithere123. Em đang làm cái đồ án về thiết kế flash ADC cho bộ thu GPS ở tần số 1.25G. Em có tìm hiểu về con flash ADC nhưng em chưa biết bắt đầu từ đâu. Anh có thể chỉ cho em tài liệu về mảng này được không ạ. Em cảm ơn anh.

Theo anh, em có thể bắt đầu bằng cách nghĩ xem ADC của em cần phải đạt những yêu cầu gì để có thể dùng cho bộ thu GPS ở tần số 1.25GHz. Một số thông số cơ bản của ADC có thể kể tới gồm:
- input range (tín hiệu vào của em chạy từ đâu tới đâu)
- input offset
- bao nhiêu bit (bit ở đây là bit có ý nghĩa thực sự ấy, ví dụ em làm 8 bit cho 1V dải điện áp thì cứ 4mV là nhảy một bit rồi, nhưng cái tín hiệu của em nó nhiễu +/- 10mV chẳng hạn thì coi như em đã vứt đi 2 bit rồi)
- tiếp đến là SNR; SINAD/SNDR
- tần số lấy mẫu
- signal bandwidth
- gain error cần là bao nhiêu
ngoài ra thì có giới hạn về điện áp nguồn không, mạch có thể tiêu thụ tới 10mA không

Xác định được mấy cái thông số cơ bản trên thì em có thể tìm ra dùng cấu trúc nào để làm ADC. Hoặc em đã xác định dùng flash ADC thì thử tính toán xem mấy thống số trên có đạt không.

Khi đã xong phần trên rồi, thì thiết kế mạch rồi mô phỏng xem các thông số trên nó như thế nào.

Hy vọng bài viết trên giúp em hình dung những việc cơ bản cần làm khi thiết kế một mạch ADC.

Chúc em thành công!

P/S: À, anh search được cái link này, em tham khảo thử nhé (file excel list khá đầy đủ các nghiên cứu về ADC hiện nay):
http://www.stanford.edu/~murmann/adcsurvey.html

[Rommel.de]

Chào bạn doanbkdt1,

ADC cho bộ thu GPS là nằm sau mixer trước baseband nên tần số hoạt động của nó không cao đâu bạn. Mặc dù tín hiệu RF của GPS lên đến hơn 1 GHz nhưng baseband của nó chỉ khoảng 1-2 MHz nên lấy mẫu ở tần số khoảng 10MHz là thoải mái. Vì vậy tớ nghĩ rằng bạn sử dụng flash ADC là không hợp lý. Flash ADC vừa tốn diện tích vừa tiêu thụ nhiều điện độ chính xác cũng thấp hơn so với những loại khác. Tớ nghĩ rằng bạn có thể sử dụng một pipeline ADC là đủ.

Tớ đoán rằng các bạn đang làm những thiết kế ở trường học. Như vậy thì cần phải nói rõ thiết kế này là một research hay chỉ đơn giản là một bài tập bạn làm ở trường. Nếu đây là một research thì yêu cầu đối với những thiết kế này là innovative tức là bạn phải làm ra một thiết kế mà người khác chưa làm và chứng minh được rằng thiết kế của minh ưu việt hơn những thiết kế trước đây trên một số mặt nào đó hoặc trên một số ứng dụng nào đó. Các thiết kế ADC hiện nay đã quá nhiều là một mảng đã được cày xới trong một thời gian rất lâu. Nó cũng giống như một mỏ vàng đã được nhiều người đào bới nên rất khó cho bạn có thể kiếm thêm vàng từ đó. Đương nhiên là không phải hoàn toàn không có gì. Với những đề tài nghiên cứu trong trường đại học tớ nghĩ việc bạn nên làm đầu tiên là nghiên cứu kỹ lại các prior work là những thiết kế đã có sẵn và được công bố trên các bài báo từ lâu. Sau khi đã nghiên cứu kỹ những prior work mà người khác làm thì bạn sẽ đưa ra thiết kế của riêng bạn và làm nổi bật phần khác biệt riêng đó. Cái khác biệt này phải do bạn hoặc thầy của bạn tự mình nghĩ ra. Cùng làm tớ chỉ có thể giúp bạn đánh giá thêm mà thôi. Nếu như bạn làm lại những thiết kế đã có sẵn thì cho dù thiết kế của bạn có tốt hơn (tớ nghi ngờ điều này) thì nó vẫn chẳng có giá trị gì mang tính học thuật.

Nếu đây chỉ là một bài tập bạn đang làm ở trường thì quá dễ. Nó chẳng qua chỉ là để bạn biết cách thiết kế mà thôi. Bạn đem một thiết kế có sẵn phù hợp nhất với yêu cầu ra rồi modify lại. Yêu cầu của bài tập chẳng qua để bạn biết cách làm mà thôi và mục đính chính là bạn biết cách điều chỉnh các thông số cũng như thiết kế. Bạn cứ chọn một thiết kế nào đó rồi làm thử tớ có thể góp ý kiến sau khi bạn đã làm một chút.

Tớ bây giờ quá lười để upload video. Mỗi lần lấy video tớ phải ngồi canh để bám next cho mấy cái slide rồi ghi hình lại màn hình mất thời gian quá.

[dvietd207]

Chào bạn doanbkdt1!

Mình cũng đang làm flash ADC, thời điểm hiện tại mình đang thi cuối kì nên chắc vài tuần nữa sẽ tiếp tục. Về flash ADC, mình có thể chia sẻ với bạn một số điều mà mình biết như sau:
1. Bạn nên design một con flash ADC 4 bit đơn giản trước để hiểu được cơ chế hoạt động cũng như hướng giải quyết các vấn đề gặp phải. Từ đó bạn sẽ biết cần tập trung cải tiến khối nào.
2. Về cấu trúc: Có rất nhiều cấu trúc tốt giúp bạn design.
3. Về sách tham khảo, theo mình có 2 cuốn sách hay về data converter đó là:

- CMOS integrated Analog to Digital and Digital to Analog Converters, 2nd editon, tác giả Plassche.
- Data conversion system design, B Razavi.

Bạn chịu khó đọc sách và mô phỏng từ những mạch đơn giản trước nhé.

P/S: Chào anh Rommel.de, anh có thể up nốt các phần còn lại video bài giảng ADC tutorial trong thread dưới đây được không ạ:
http://www.dientuvietnam.net/forums/...en-ieee-72770/
Em xem video thấy bài giảng là tập hợp của khá nhiều papers và nó giúp người nghe có cái nhìn tổng quan rất tốt ạ.
Em cám ơn anh!

[doanbkdt1]

Hi anh hithere123. Em đang làm cái đồ án về thiết kế flash ADC cho bộ thu GPS ở tần số 1.25G. Em có tìm hiểu về con flash ADC nhưng em chưa biết bắt đầu từ đâu. Anh có thể chỉ cho em tài liệu về mảng này được không ạ. Em cảm ơn anh.

[doanbkdt1]

Hi anh hithere123. Em đang làm cái đồ án về thiết kế flash ADC cho bộ thu GPS ở tần số 1.25G. Em có tìm hiểu về con flash ADC nhưng em chưa biết bắt đầu từ đâu. Anh có thể chỉ cho em tài liệu về mảng này được không ạ. Em cảm ơn anh.