Analog IC design

[ngoclinh_xl]

Có rất nhiều cách để chạy post-layout, nhưng mình thấy chạy theo fllow của anh hithere là đáng tin cậy, phải keep tất cả các điều kiện simulation của sch với extracted view. Chắc bạn đang làm cho ICDREC đúng không ngoclinh_xl?

Chào bác thanh_intel,

Để em mô tả lại quy trình chạy post simulation. Em dùng calibre v2011 cho pdk 350 tsmc (update năm 2008) các bác ạ
1, check DRC thì oke
2, check LVS và ERC đều ok có mặt cười xanh

3, extraxtedRC bằng PEX của calibre, thấy ok no warning, no error ( trong thư mục rcx của calibre có file tên là rules ( em không bit cái file rule này dùng để làm gì nữa ), nằm bên file tên là calibre.rcx và file cellmap. Trong hộp thoại PEX em dẫn link tới file calibre.rcx ở mục rules. mục output em chọn format là calibreview. Mục use names from : schematic.
extraction type chọn : transistor level, R + C, no inductance. mục PEX option chọn ground node name là GG vì em đặt pin đất là GG
rồi run, run một lúc thì hiện ra cái bảng chọn cell map. ở đây em add pin oke rồi xong. trong cell có thêm calibre view.

4, tạo config cho cell test chứa module đã extractedRC. các bước tạo config em làm theo trong một số video trên youtube thấy ok.
rồi chạy ADE trên cái config đó, tất nhiên là trước khi chạy simulation em đã set instanceview cho nó là calibreview rồi các bác ạ. Rồi em chạy. Kết quả thảm hại lắm các bác ạ. Em ko nghĩ mình vẽ layout đến nỗi tệ như vậy.

Em vẽ layout theo cấu trúc vị trí các device trên sche như nào thì vị trí trên layout như vậy. tạo guaring cho pmos, nmos theo từng nhóm.
Các khối khác như khối comparator thì cho kết quả khả quan, khối bangap dùng bjt thì chạy mô phỏng kí sinh theo kiểu calibreview thì nó đơ mãi không chịu chạy rồi phải tắt máy khởi động lại, khối bias chạy cũng ok nhưng kết quả thảm quá. sai số đến 0.2V, nhưng mô phỏng kí sinh theo kiểu copy netlist thì kết quả rất oke sai số rất nhỏ.

Các bác có nhiều kinh nghiệm xem xét giúp em với ạ ?

Bây giờ thì đã chạy theo kiểu tạo device riêng rồi dùng netlist ký sinh làm modeling cho device đó thì ok rồi chỉnh sửa tí cho cái thằng bảo vệ quá dòng nó hoạt động đúng rồi nên kết thúc mô phỏng post layout. Giờ chỉ chờ thằng package nó đem datasheet về nữa rồi gắn ESD với PAD nữa là coi như xong.
Khổ lắm các bác ạ, không phải nói xấu gì trong cơ quan nhưng mà cái thằng làm io chỗ em nó hỏi em là áp 2k vol HMB áp vào chân nguồn VDD của con chíp thì dòng nó chạy đi đâu . Nó làm dc một năm rồi, nó toàn dùng diode để làm ESD thế là em phải tự mò làm ESD luôn cho nó full custom luôn.

[thanh_intel]

Vâng, chào bác hithere123,

Em làm đúng theo quy trình của bác đó. Cơ mà em tạo axtracted view bằng calibre thành calibre_view. rồi dùng spectre để chạy mô phỏng vẫn chạy tốt nhưng mà kết quả thảm hại lắm. trong khi em tạo netlist riêng ra rồi copy thì mô phỏng cho kết quả ổn lắm. Giờ em không biết nên tin thằng nào nữa bác ạ

Có rất nhiều cách để chạy post-layout, nhưng mình thấy chạy theo fllow của anh hithere là đáng tin cậy, phải keep tất cả các điều kiện simulation của sch với extracted view. Chắc bạn đang làm cho ICDREC đúng không ngoclinh_xl?

[ngoclinh_xl]

Nếu em dùng cadence design frame work ii thì flow chuẩn là thế này: (1) run drc (2) run lvs (3) extractRC (4) generate extracted view (5) chuyển extracted view lên trước schematic view sau khi bật môi trường mô phỏng (6) các bước mô phỏng còn lại giữ nguyên như mô phỏng schematic.

Vâng, chào bác hithere123,

Em làm đúng theo quy trình của bác đó. Cơ mà em tạo axtracted view bằng calibre thành calibre_view. rồi dùng spectre để chạy mô phỏng vẫn chạy tốt nhưng mà kết quả thảm hại lắm. trong khi em tạo netlist riêng ra rồi copy thì mô phỏng cho kết quả ổn lắm. Giờ em không biết nên tin thằng nào nữa bác ạ

[hithere123]

Nếu em dùng cadence design frame work ii thì flow chuẩn là thế này: (1) run drc (2) run lvs (3) extractRC (4) generate extracted view (5) chuyển extracted view lên trước schematic view sau khi bật môi trường mô phỏng (6) các bước mô phỏng còn lại giữ nguyên như mô phỏng schematic.

[ngoclinh_xl]

Anh viết thiếunghĩ trong đầu là thế nhưng typing lại khác, ) "Điểm không này không thể xa hơn 1 decade về phía phải so với UBF. Bằng chứng là nó có ảnh hưởng tới loop.".
Với kiểu bù này thì cái em cần khống chế là maximum Resr. Thông thường Resr đủ nhỏ để điểm ESR Zero nắm xa UBF. Tuy nhiên trong trường hợp xấu nhất, vì Zero ESR quá gần nằm trong UBF thì có thể gain không xuống không được. Nếu cẩn thận thì có thể thêm điểm cực để cancel zero ESR.

Vâng, bác thuclh, dù sao đó cũng là một sáng kiến rất hay.
Hiện tại em đang mô phỏng post layout. Máy chủ khá mạnh nên chạy cũng khá nhanh. Hiện em có đến 3 phương pháp mô phỏng post layout. Một phương pháp em đang dùng là tạo calibre_view. Một phương pháp khác là tạo device mới rồi add netlist pex vào làm model. Phương pháp đầu cho kết quả rất tệ nhưng phương pháp 2 lại cho kết quả khả quan. Em lạy luôn, mấy bữa nay em mệt cái post layout quá. Còn phương pháp thứ 3 rất là thủ công là copy netlist từ PEX vào cái netlisst trong thư mục mô phỏng rồi chạy. không biết các bác hay dùng phương pháp nào ? Và phương pháp nào đáng tin tưởng. Các phương pháp khác nhau cho kết quả khác nhau. Em không biết nên tin tưởng cái nào ? Hay em thao tác sai ko nhỉ ?

[thuclh]

Anh viết thiếunghĩ trong đầu là thế nhưng typing lại khác, ) "Điểm không này không thể xa hơn 1 decade về phía phải so với UBF. Bằng chứng là nó có ảnh hưởng tới loop.".
Với kiểu bù này thì cái em cần khống chế là maximum Resr. Thông thường Resr đủ nhỏ để điểm ESR Zero nắm xa UBF. Tuy nhiên trong trường hợp xấu nhất, vì Zero ESR quá gần nằm trong UBF thì có thể gain không xuống không được. Nếu cẩn thận thì có thể thêm điểm cực để cancel zero ESR.

[ngoclinh_xl]

Ừm, trở thêm vào mắc nối tiếp với tụ ngoài sẽ tạo ra điểm không. Điểm không này không thể xa hơn 1 decade về phía phải so với UBF.
Em hoàn toàn có thể thay thế nó với điểm không khác, nơi khác trong mạch.

À, em hiểu ý bác rồi. Tức là việc thêm điện trở mặc nối tiếp vợi tụ bên ngoài để tạo điểm không thì trường hợp này ta không khai thác hết tính năng của tụ. Như vậy sau khi bù một điểm không ở nơi khác (bên trong mạch) việc thêm tụ ngoài sẽ không cần thêm trở nối tiếp nữa mà mạch vẫn hoạt động tốt. thậm chí tụ bên ngoài được khai thác tối đa. Một kinh nghiệm rất quý báu cho bọn em. chân thành cảm ơn bác.

[thuclh]

Ừm, trở thêm vào mắc nối tiếp với tụ ngoài sẽ tạo ra điểm không. Điểm không này không thể xa hơn 1 decade về phía phải so với UBF.
Em hoàn toàn có thể thay thế nó với điểm không khác, nơi khác trong mạch.

Chào bác thuclh,
Cảm ơn bác đã tham gia phản biện. Em rất vui khi có ai đó phản biện để trao đổi.
về những tính năng mới hứa hẹn em đề cập là những đặc điểm mới trong ứng dụng chứ không phải đặc điểm mới trong cấu trúc LDO.

Em rất muốn trình bày cụ thể cấu trúc LDO để tranh luận luôn
Một vài thông số mà nó có : PSRR (DC) 70dB, PSRR (tại f <= 1K ) >= 60dB.
Gain DC = 70dB. Thỏa mãn Output accuracy.

Về tụ gắn ngoài thì chức năng của nó là giúp đáp ứng transient tốt hơn rất nhiều vơi tải xấu. Nó cũng giúp cho PSRR tốt ở dãi tần cao. Tại sao ở dòng màu đỏ bác nói em chưa hiểu lắm nhỉ. Bác có thể nói rõ hơn được không ?

[ngoclinh_xl]

Ừm, bạn còn phải quan tâm tới những thông số khác như là PSRR, Output Accuracy, Noise ...
Cách bù tụ ngoài như bạn đang thực hiện là không lợi về PSRR và Noise, đặc biệt cần thiết cho LDO dùng trong các module RF...
Cách bù đấy cũng không phải là nhất thiết và phổ biến như bạn nghĩ. Thực chất, bạn đang thêm một điểm không (zero) với cách làm như vậy. Bạn có thể bù điểm không ở nơi khác mà vẫn tận dụng tối đa đặc tính của tụ.

Một điểm nữa khi thiết kế, bạn phải tính sao cho LDO hoạt động tốt trong toàn dải, chứ không phải chỉ ở một vài điểm điển hình. Thế nên điểm cực tải có thể thay đổi từ cỡ Hz(no load = 0uA, big CAP) tới cỡ Mhz (150%Max Load, no CAP)... Nếu bạn chỉ dừng ở việc mô phỏng với tải nhỏ thì có thể bạn chưa bao phủ được toàn dải.

Nhìn chung, mình chưa thấy thiết kế là đặc biệt hứa hẹn (xin lỗi). Khi bạn chỉ làm việc theo phương pháp cũ, thì những kết quả đặc biệt hứa hẹn chỉ đến cùng với phép màu.

Chào bác thuclh,
Cảm ơn bác đã tham gia phản biện. Em rất vui khi có ai đó phản biện để trao đổi.
về những tính năng mới hứa hẹn em đề cập là những đặc điểm mới trong ứng dụng chứ không phải đặc điểm mới trong cấu trúc LDO.

Em rất muốn trình bày cụ thể cấu trúc LDO để tranh luận luôn
Một vài thông số mà nó có : PSRR (DC) 70dB, PSRR (tại f <= 1K ) >= 60dB.
Gain DC = 70dB. Thỏa mãn Output accuracy.

Về tụ gắn ngoài thì chức năng của nó là giúp đáp ứng transient tốt hơn rất nhiều vơi tải xấu. Nó cũng giúp cho PSRR tốt ở dãi tần cao. Tại sao ở dòng màu đỏ bác nói em chưa hiểu lắm nhỉ. Bác có thể nói rõ hơn được không ?

[thuclh]

Ừm, bạn còn phải quan tâm tới những thông số khác như là PSRR, Output Accuracy, Noise ...
Cách bù tụ ngoài như bạn đang thực hiện là không lợi về PSRR và Noise, đặc biệt cần thiết cho LDO dùng trong các module RF...
Cách bù đấy cũng không phải là nhất thiết và phổ biến như bạn nghĩ. Thực chất, bạn đang thêm một điểm không (zero) với cách làm như vậy. Bạn có thể bù điểm không ở nơi khác mà vẫn tận dụng tối đa đặc tính của tụ.

Một điểm nữa khi thiết kế, bạn phải tính sao cho LDO hoạt động tốt trong toàn dải, chứ không phải chỉ ở một vài điểm điển hình. Thế nên điểm cực tải có thể thay đổi từ cỡ Hz(no load = 0uA, big CAP) tới cỡ Mhz (150%Max Load, no CAP)... Nếu bạn chỉ dừng ở việc mô phỏng với tải nhỏ thì có thể bạn chưa bao phủ được toàn dải.

Nhìn chung, mình chưa thấy thiết kế là đặc biệt hứa hẹn (xin lỗi). Khi bạn chỉ làm việc theo phương pháp cũ, thì những kết quả đặc biệt hứa hẹn chỉ đến cùng với phép màu.

Bác hithere123 thử phân tích vì sao phải cẩn thận khi thêm tụ ngoài đi bác em muốn có người phản biện để tranh luận cho vui bác ạ.
Em sẽ thử phân tích ý của bác để bác xem xem nhé:
Thông thường capless LDO thường chỉ có 1 điểm cực trội p1 . Khi thêm tụ ngoài vào tại output LDO thì tụ này kết hợp với trở kháng ra tạo thêm một điểm cực trội nữa là p2. Điểm cực này có vị trí phụ thuộc vào trở kháng tải của LDO. Trở lháng tải càng lớn điểm cực p2 càng tiến đến gần và vào trong UGB khi trở kháng tải khá lớn. Dọ vậy trường hợp mắc thêm tụ ngoài thì LDO có nguy cơ bị dao động tại Output khi cấp dòng tải nhỏ. Em đoán đây là vấn đề mà bác Hithere123 đang lo lắng.
Còn trường hợp LDO cổ điển thông thường có 2 điểm cực trội nằm trong UGB. Nên nhất thiết phải gắn thêm tụ ngoài nói tiếp 1 R vài ôm để output của LDO ko bị dao động khi cấp dòng tải nhỏ. Điều này làm em thấy khó chịu vì vậy nên em đã làm luôn capless LDO.
Đúng như bác hithere123 lo lắng, capless LDO của em bị dao động khi gắn thêm tụ ngoài nối tiếp với trở ký sinh của tụ. Nhưng hiện nay em đã khắc phục được. Trở ký sinh của tụ gắn ngoài có thể nhỏ đến 0.1 ôm mà LDO vẫn hoạt động tốt với dòng tải nhỏ. Và đáp ứng transient cũng khá tốt khi ko tụ.

[ngoclinh_xl]

ngoclinh_xl mà cho tụ ngoài vào capless ldo thì cẩn thận nhé, không phải lúc nào cho tụ vào cũng tốt đâu, nhất là với cấu trúc capless ldo

Bác hithere123 thử phân tích vì sao phải cẩn thận khi thêm tụ ngoài đi bác em muốn có người phản biện để tranh luận cho vui bác ạ.
Em sẽ thử phân tích ý của bác để bác xem xem nhé:
Thông thường capless LDO thường chỉ có 1 điểm cực trội p1 . Khi thêm tụ ngoài vào tại output LDO thì tụ này kết hợp với trở kháng ra tạo thêm một điểm cực trội nữa là p2. Điểm cực này có vị trí phụ thuộc vào trở kháng tải của LDO. Trở lháng tải càng lớn điểm cực p2 càng tiến đến gần và vào trong UGB khi trở kháng tải khá lớn. Dọ vậy trường hợp mắc thêm tụ ngoài thì LDO có nguy cơ bị dao động tại Output khi cấp dòng tải nhỏ. Em đoán đây là vấn đề mà bác Hithere123 đang lo lắng.
Còn trường hợp LDO cổ điển thông thường có 2 điểm cực trội nằm trong UGB. Nên nhất thiết phải gắn thêm tụ ngoài nói tiếp 1 R vài ôm để output của LDO ko bị dao động khi cấp dòng tải nhỏ. Điều này làm em thấy khó chịu vì vậy nên em đã làm luôn capless LDO.
Đúng như bác hithere123 lo lắng, capless LDO của em bị dao động khi gắn thêm tụ ngoài nối tiếp với trở ký sinh của tụ. Nhưng hiện nay em đã khắc phục được. Trở ký sinh của tụ gắn ngoài có thể nhỏ đến 0.1 ôm mà LDO vẫn hoạt động tốt với dòng tải nhỏ. Và đáp ứng transient cũng khá tốt khi ko tụ.

[hithere123]

ngoclinh_xl mà cho tụ ngoài vào capless ldo thì cẩn thận nhé, không phải lúc nào cho tụ vào cũng tốt đâu, nhất là với cấu trúc capless ldo

[hithere123]

nhc3110 thử đọc cái này nhé: Index of /~jimp/vlsi/slides

[thuclh]

Ok,
Chúc em thành công.

Chào bác Thuclh,
capless LDO em cũng có tìm hiểu. Không giấu gì bác. LDO của em đang làm là capless đó. Tuy nhiên nó có thể gắn thêm tụ ngoài để tăng đáp ứng transient trong các ứng dụng có tải rất xấu. Bình thường nó sẽ không cần tụ. Nghe có vẻ LDO off chip nên có tụ ngoài. Tui nhiên đây là dự án nền cho những dự án sau nên em vẫn làm thế. Một điểm nữa, nó sử dụng kỹ thuật adaptive biasing nên rất tiết kiệm công suất tiêu tán. Chíp em làm dự định sẽ mang đến nhiều tính năng mới và hiệu năng cao. Một sản phẩm hứa hẹn sẽ cạnh tranh với các chíp LDO off chip của các hãng khác.
Kỹ thuật em đang hướng tới trong thiết kế lesscap LDO cho SoC là dynamic bias.
Có gì chém quá các bác gạch nhẹ tay.

[nhc3110]

Xin chào,
Cho em hỏi digital functions của NMOS và PMOS gồm có những gì ạ?
Em tìm mấy từ khóa liên quan vấn đề này trên google nhưng không ra thông tin cụ thể.
Đọc một số tài liệu thì em mới rút ra mấy gạch đầu dòng sau:
_ Ghép nối tiếp, song song NMOS và PMOS thì tạo thành các cổng logic.
_ NMOS và PMOS giống như switch:
+ NMOS: Vg=0 => switch mở, Vg=1 => switch đóng.
+ PMOS: Vg=1 => switch mở, Vg=0 => switch đóng.
_ Từ NMOS tạo ra pull-down network (PDN), từ PMOS tạo ra pull-up network (PUN). PDN + PUN = CMOS.

Mấy gạch đầu dòng mà em tổng hợp đúng là digital functions của NMOS và PMOS chưa ạ? Có gì bổ sung thêm không ạ?
Xin cảm ơn!