Analog IC design

[hithere123]

Vấn đề nhiễu thì cứ switching là nhiễu rồi, dòng càng lớn thì càng mệt, không cứ gì SC hay inductor. Cứ có Pin out là có inductor ký sinh của bond wire nên kiểu gì cũng nhiễu. Muốn tích hợp low noise thì phải cách ly, nhưng cost sẽ tăng vì tự nhiên thêm vài mask cho phần isolation. SC anh nói tích hợp tốt là có ý công suất thấp, ví dụ làm SC đưa từ 2.5V xuống 1.2V và dòng tải là 5mA thôi thì dùng SC cho đơn giản + tiết kiệm PIN do tích hợp hết trong chip.

Còn capless LDO em nói thì có một đặc điểm khác với LDO thông thường là chúng ta biết trước tải. Vì vậy thiết kế sẽ đơn giản hơn nhiều, chỉ việc lấy profile của load lắp vào rồi chạy mô phỏng thấy ổn là được, quanh đi quẩn lại thì chỉ có trường hợp tải thay đổi từ sleep mode lên active mode, sleep lên standby mode, hoặc standby mode lên active mode, ... thồng thường mấy thông số này có trong load regulation rồi, ví dụ +/- 10% thì khi en lắp load profile vào mà output ko chệch ra khỏi khoảng 10% đó là ổn.

[ngoclinh_xl]

anh trả lời linh ở luồng kia rồi nhé

Hi Bác Hithere123,
Em thử giải thích như thế này bác xem có hợp ý không nhé ,
DCDC converter inductor base bao gồm chỉ 2 MOS công suất đóng ngắt luân phiên. Để đạt hiệu suất cao thì kích thước 2 mos này phải lớn ( tương đường Ron phải nhỏ ). Mos kích thước lớn khi đóng ngắt theo xung clock sẽ tạo ra các spike nhiễu lớn gây nhiễu lớn lên đế ( die ) chứa RF module. Ngoài ra nó còn tiềm tàng nguy cơ bị latch up càng lớn nếu cách lý không tốt. Còn với DCDC converter SC, muốn đạt hiệu suất lớn thì topo nên có interleave lớn ( tức nhiều mos đóng ngắt ), càng nhiều mos đóng ngắt thì mos đóng ngắt càng nhỏ lại và spike gây nhiễu lên đế càng nhỏ. Bác xem giải thích như vậy có đúng ý bác không ?

Còn việc nữa em nhờ bác là có một trường hợp em làm LDO capless mà tải của nó là LNA, PA, PLL analog... mỗi tải 1 LDO capless. Nhưng người ta không có yêu cầu về transient respond. Thậm chí người ta không quan tâm tới nó lắm. Không biết các tải ở trên có yêu cầu chặt chẽ về transient respond ( load respond ) không bác ? Các tải ở trên hoạt động tần số cao nhất là 10Ghz,

Trân trọng!
Linh,

[hithere123]

anh trả lời linh ở luồng kia rồi nhé

[htname]

Bây giờ mới đọc được bài viết này, rất hay.

[ngoclinh_xl]

Chào mọi người,
Mọi người có nghĩ việc tích hợp DCDC convertor lên RF chíp là mạo hiểm không ?
Rgs,

[ninhhv]

Em đã chính thức bắt đầu theo học mảng analog design, rất mong nhận được sự giúp đỡ của các bác

Chào mừng bạn davinci1207 đã đến thế giới của analog IC design. Hy vọng bạn sẽ tìm được nhiều thông tin bổ ích tại đây.
Regards.
ninhhv

[davinci1207]

Em đã chính thức bắt đầu theo học mảng analog design, rất mong nhận được sự giúp đỡ của các bác

[pocari89]

Cám ơn chia sẻ tận tình của các bác. Em học thêm được nhiều điều từ bác hithere123, bác Romel và mọi người. Có 1 chút buồn, em luôn muốn 1 ngày nào đó mình sẽ là 1 kĩ sư giỏi giống các bác, nhưng chắc em chọn sai con đường rồi. Gần 3 năm em làm cho 1 công ty của Nhật ở Việt Nam trong mảng Analog này mà em vẫn chưa biết được gì nhiều. Một phần là vì em làm bên EDA, một phần là do các bác Nhật định hướng làm cái gì thì học cái đó, nên muốn xin về design cũng khó! Năm nay em phải tìm 1 công ty khác hoặc chuyển qua mảng khác vậy.
Chúc các bác năm mới an lành và hạnh phúc!

[irisaru]

Hi ngoclinh_xl,

Mình sửa được lỗi đó rồi, thanks bạn nhiều nha.

Irisaru

[ngoclinh_xl]

Hi bác Rommel.de,

Em có thêm bulk cho PMOS bằng cách đặt contact Nwell-metal1 trong nwell của pmos, nhưng lúc đó em thấy khi nối cực Drain pmos ra ngoài bằng metal1 thì Drain cũng sẽ kết nối với nwell. Khi đó, nếu mình nối bulk với source lên vdd thì cực Drain cũng sẽ kết nối lên vdd, như vậy thì không đúng lắm.
Bác có thể nói rõ giúp em chỗ này được không vậy?

Thank bác nhiều,
Irisaru

http://upanh.biz/images/2014/12/13/C...ityprofile.png

Bạn xem hình này thử xem. Ở hình pmos, lớp p+ tiếp giáp với nwell tạo ra tiếp giáp diode và nếu phân cực thuận diode này ( tức là nối p+ với vdd, nwell nối với gnd ) thì co dòng chạy qua lớp tiếp giáp. Nhưng khi phân cực ngược thì không có dòng chạy qua ( trừ dòng rò ). Chính vì vậy trong thiết kế người ta luôn tạo path sao cho nwell luôn nối tới vdd để không xảy ra phân cực thuận. Trường hợp lớp n+ tạo ở vùng cực Bulk để vùng này tiếp xúc tốt hơn với contact. Đọc đến đây chắc bạn sẽ hiểu những gì bạn nói ở trên. Còn nếu không thì mình chịu rồi.

Chắc bạn mới làm quen với lĩnh vực này. Mình nói thêm cái này thường gặp trong thiết kế thực tế. Nmos và Pmos đều có tiếp giáp diode bên trong. Nhưng 2 loại tiếp giáp diode này có Vt( Vt hiểu nôm na là là ngưỡng áp tại đó diode bắt đầu dẫn khi phân cực thuận ) khác nhau vì thành phần tạo nên tiếp giáp khác nhau. Nmos có tiếp giáp diode là n+ và psub còn pmos có tiếp giáp diode là p+ và nwell. Vì vậy trong thực tết khi thiết kế mạch để tạo cân bằng độ lợi giữa 2 loại mos này ( ví dụ với cổng not chẳng hạn ) người ta thường để w pmos gấp 2 đến 3 lần w nmos ( với l_nmos = l_pmos ).

[irisaru]

2. Lỗi Latch-up. Khi bạn vẽ mạch trong schematic thì bao giờ cũng có bulk của transistor rồi. Nhưng khi làm layout nếu bạn lấy transistor trong thư viện ra sẽ không có bulk vì người ta thường có thể sử dụng một bulk cho nhiều transistor khác nhau để làm giảm diện tích. Tớ đoán bạn bị lỗi này vì đã không thêm bulk cho transistor. Với PMOS bạn add thêm một contact Nwell-metal1, rồi đặt vào trong nwell của pmos; với NMOS bạn add một contact Pplus-metal1, rồi đặt sát vào nmos. Đó chính là bulk của transistor. Nếu tớ không nhầm thì rule này là khoảng cách từ drain hoặc source của transistor đến bulk phải nhỏ hơn 20um.

Hi bác Rommel.de,

Em có thêm bulk cho PMOS bằng cách đặt contact Nwell-metal1 trong nwell của pmos, nhưng lúc đó em thấy khi nối cực Drain pmos ra ngoài bằng metal1 thì Drain cũng sẽ kết nối với nwell. Khi đó, nếu mình nối bulk với source lên vdd thì cực Drain cũng sẽ kết nối lên vdd, như vậy thì không đúng lắm.
Bác có thể nói rõ giúp em chỗ này được không vậy?

Thank bác nhiều,
Irisaru

[ngoclinh_xl]

Hi, chỉ là trao đổi thẳng thắn thôi mà bác Hithere123. Em đã không nghĩ rằng bác sẽ comment như thế này.

[hithere123]

robocon2011 và ngoclinh_xl cần hẹn gặp nhau trao đổi nhỉ? Có cần không anh setup cho

[ngoclinh_xl]

Chào bác robocon2011,
Bản thân tôi tham gia thảo luận ở topic cũng đã nhiều. Tôi đang mong muốn tâm sự với mọi người một vài comment. Nhưng nếu bác muốn, tất nhiên, tôi sẽ dừng lại tại đây để tránh làm loãng topic. Nhưng cho tôi hỏi là bác đang làm nghề gì được không ? Bác nói cấm xe oto khiến tôi buồn quá. Bác bảo tôi bị kích động vì lý do gì vậy ?
Bác có hiểu hết nghĩa của cụm từ "gieo gió" không ?

[robocon2011]

Sorry bạn vì đã chen ngang nhưng tôi nghĩ bạn nên ngừng gieo gió ở topic này tại đây đi. Bạn nên mở topic khác ở mục khác thì tốt hơn. Tôi cũng muốn nói với bạn nhiều điều lắm nhưng tôi không muốn cái topic này đi sai đường.

Thân,