Analog IC design

[ngoclinh_xl]

Nghành thiết kế IC ở trong nam có vẻ sôi động nhỉ. Rất tiếc anh ở HN, .

Nếu có điều kiện em nên thử với concept "capless LDO". Hiện tại người ta đang có xu hướng tích hợp hệ thống vào một con chip (SOC - System on Chip) (Xu hướng có từ nhiều năm rồi), thế nên yêu cầu thiết kế LDO không dùng tụ tăng cao - để tăng độ tích hợp (LDO rất cần thiết cho hệ thống yêu cầu cao về nhiễu nguồn).
Việc thiếu vắng tụ lọc (trở kháng cao tần thấp) khiến thiết kế trở nên thú vị hơn rất nhiều. Nếu có điều kiện em nên thử.

Chào bác Thuclh,
capless LDO em cũng có tìm hiểu. Không giấu gì bác. LDO của em đang làm là capless đó. Tuy nhiên nó có thể gắn thêm tụ ngoài để tăng đáp ứng transient trong các ứng dụng có tải rất xấu. Bình thường nó sẽ không cần tụ. Nghe có vẻ LDO off chip nên có tụ ngoài. Tui nhiên đây là dự án nền cho những dự án sau nên em vẫn làm thế. Một điểm nữa, nó sử dụng kỹ thuật adaptive biasing nên rất tiết kiệm công suất tiêu tán. Chíp em làm dự định sẽ mang đến nhiều tính năng mới và hiệu năng cao. Một sản phẩm hứa hẹn sẽ cạnh tranh với các chíp LDO off chip của các hãng khác.
Kỹ thuật em đang hướng tới trong thiết kế lesscap LDO cho SoC là dynamic bias.
Có gì chém quá các bác gạch nhẹ tay.

[thuclh]

Nghành thiết kế IC ở trong nam có vẻ sôi động nhỉ. Rất tiếc anh ở HN, .

Nếu có điều kiện em nên thử với concept "capless LDO". Hiện tại người ta đang có xu hướng tích hợp hệ thống vào một con chip (SOC - System on Chip) (Xu hướng có từ nhiều năm rồi), thế nên yêu cầu thiết kế LDO không dùng tụ tăng cao - để tăng độ tích hợp (LDO rất cần thiết cho hệ thống yêu cầu cao về nhiễu nguồn).
Việc thiếu vắng tụ lọc (trở kháng cao tần thấp) khiến thiết kế trở nên thú vị hơn rất nhiều. Nếu có điều kiện em nên thử.

Vâng, em cảm ơn bác thuclh rất nhiều. Bác thuclh có làm ở sài gòn không vậy ? Em sắp làm ra sản phẩm nên hỏi mọi người kỹ càng cho yên tâm ấy mà. thực ra thì em sắp xong cho nó rồi. Vừa vẽ layout xong nhưng mà lại xóa hết rồi vẽ lại vì lo cái vụ latch-up.

[ngoclinh_xl]

Ừm, unity gain = "gain = 1(unity)". Unity Gain Bandwidth là dải tần từ 0 -> tần số có gain=1. Hệ số khuyếch đại <= 1 không có ý nghĩa. Gain < 1 -> Tín hiệu lối ra luôn bé hơn tín hiệu lối vào -> suy hao, chứ k phải khuyếch đại, .
-> có thể hiểu nôm na UBW là dải khuyếch đại tín hiệu. -> thời gian nhanh nhất mà amplifier có thể đáp ứng với thay đổi lối vào là T=1/Fugf (FT là tần số tại Unity Gain). Khi em có xung nhảy bậc tải nhanh hơn UGF, trong khoảng thời gian 0 -> 1/Fugf, bộ khuyeechs đại (LDO) không thể đáp ứng -> K có regulate trong thời khoảng thời gian này. Dòng cấp ra mạch ngoài chỉ dựa vào tụ output (Em có thể tính overshoot/undershoot dựa vào giá trị tụ và Resr).

UBW và slew rate có nhiều điểm tương đồng cũng như khác biệt. UBW có được khi em khảo sát AC, tức là em khảo sát với kích thích (stimulus) là xung sin với tần số khác nhau ở một điểm làm việc (DC) nào đấy. Dĩ nhiên với toàn bộ hệ thống thì tốc độ thay đổi lối ra Không thể nhanh hơn tốc độ thay đổi lối vào ở tần số lớn hơn UNF. Tuy nhiên nếu hệ thống của em là hệ thống một điểm cực thì UBW của em chủ yếu phụ thuộc vào điểm cực trội. Nhiều khi (đa số) nó (điểm cực trội) lại không nằm ở tầng output -> Cận biên trên của slew rate không là UNF mà là UNF của chỉ output stage.

Lần trước anh cũng đã giới thiệu quyển sách LDO của rincon mora. Em nên tham khảo.

Vâng, em cảm ơn bác thuclh rất nhiều. Bác thuclh có làm ở sài gòn không vậy ? Em sắp làm ra sản phẩm nên hỏi mọi người kỹ càng cho yên tâm ấy mà. thực ra thì em sắp xong cho nó rồi. Vừa vẽ layout xong nhưng mà lại xóa hết rồi vẽ lại vì lo cái vụ latch-up.

[thuclh]

Ừm, unity gain = "gain = 1(unity)". Unity Gain Bandwidth là dải tần từ 0 -> tần số có gain=1. Hệ số khuyếch đại <= 1 không có ý nghĩa. Gain < 1 -> Tín hiệu lối ra luôn bé hơn tín hiệu lối vào -> suy hao, chứ k phải khuyếch đại, .
-> có thể hiểu nôm na UBW là dải khuyếch đại tín hiệu. -> thời gian nhanh nhất mà amplifier có thể đáp ứng với thay đổi lối vào là T=1/Fugf (FT là tần số tại Unity Gain). Khi em có xung nhảy bậc tải nhanh hơn UGF, trong khoảng thời gian 0 -> 1/Fugf, bộ khuyeechs đại (LDO) không thể đáp ứng -> K có regulate trong thời khoảng thời gian này. Dòng cấp ra mạch ngoài chỉ dựa vào tụ output (Em có thể tính overshoot/undershoot dựa vào giá trị tụ và Resr).

UBW và slew rate có nhiều điểm tương đồng cũng như khác biệt. UBW có được khi em khảo sát AC, tức là em khảo sát với kích thích (stimulus) là xung sin với tần số khác nhau ở một điểm làm việc (DC) nào đấy. Dĩ nhiên với toàn bộ hệ thống thì tốc độ thay đổi lối ra Không thể nhanh hơn tốc độ thay đổi lối vào ở tần số lớn hơn UNF. Tuy nhiên nếu hệ thống của em là hệ thống một điểm cực thì UBW của em chủ yếu phụ thuộc vào điểm cực trội. Nhiều khi (đa số) nó (điểm cực trội) lại không nằm ở tầng output -> Cận biên trên của slew rate không là UNF mà là UNF của chỉ output stage.

Lần trước anh cũng đã giới thiệu quyển sách LDO của rincon mora. Em nên tham khảo.

[ngoclinh_xl]

Nhìn cái này chắc bạn hiểu về UGB

Ở LDO có một trade-off giữa UGB và slew rate dòng, chính cái này là nguyên nhân ảnh hưởng đến spike ở transient response (load step condition). Hai cái thằng này thường gặp trong design LDO, cần phải thiết kế sao cho hai cái thằng này độc lập với nhau, High Slew rate và Large Unity-Gain Bandwidth là điều mà designer mong muốn đạt được. Cái ni chắc Anh Yên rõ hơn bao giờ hết hihi

Về layout đi metal (lớp trên) qua gate của PowerMos mình nghĩ là không ảnh hưởng, bạn nói là dòng điện chạy trong dây dẫn sinh ra điện trường là chưa đúng đâu nha. Vì điện trường hình thành là do điện áp, bạn cứ layout sao cho các đường đi song song nhau giữa các lớp metal là nhỏ nhất, và nếu như cùng 1 lớp mà có các đường song song thì nên đi giữa nó là GND để shielding. Giữa các metal nên đi vuông góc vừa dễ cho việc debug và tránh ảnh hưởng, VD như bạn quy định M1 đi ngang, M2 đi dọc, M3 đi ngang, M4 đi dọc .... như thế là Ok.

Đó là mấy suy nghĩ của mình, hy vọng giúp đựoc bạn.

Vâng, cảm ơn bác Thanh_intel!
Em nghe bảo việc tạo PAD cho con chíp LDO của em thường là tạo 4 PAD cho một pin. Rồi nối bondwire từ 4 PAD này vào một pin ở bên ngoài die. Không biết có đúng vậy không ạ ? Em chưa làm cái khoản PAD với ESD bao giờ thành ra chưa rõ lắm. Bây giờ em đang chọn package cho con chíp LDO của mình. Em cũng chưa đụng tới việc chọn package bao giờ nên em đã dùng datasheet của con TC1264 của microchip và thấy chúng có 3 loại package là 3-PIN TO-220, 3-PIN DDPAK, 3-PIN SOT-223. Trong datasheet thấy có có chữ JEDEC các bác ạ. Con chíp của em có 4 chân. Không biết em phải chọn loại package nào? Việc chọn package có phải bắt buộc theo tiêu chuẩn JEDEC không các bác ? Hay em phải tự thiết kế package riêng cho con chíp của mình hả các bác?
Em cảm ơn các bác .
P/S em có đính kèm cái datasheet của con chíp TC1264.

[thanh_intel]

Chào bác Hithere123 và mọi người. Em đang làm lại cái LDO. Có một thông số mà em chưa hiểu ý nghĩa của nó lắm. Đó là Gain band Unity.
Thông thường với LDO cấp dòng ra mã 100mA thì UGB vào khoảng từ 5Mhz đến 10Mhz. Trường hợp LDO cấp dòng ra max 1A thì UGB <= 1MHz. Các bác cho em hỏi ý nghĩa của thông số này với ạ?

Trường hợp LDO cấp dòng tải max 1A mà UGB chỉ 1Mhz thì khi lấy LDO này làm nguồn cho những con vi điều khiển 8-bit hay 16 bit ... mà những con chíp này nó hoạt động với thạch anh dạo động từ 10Mhz đến vài trăm MHz thì con LDO này có bị sao không ?
Chân thành cảm ơn.

Nhìn cái này chắc bạn hiểu về UGB

Ở LDO có một trade-off giữa UGB và slew rate dòng, chính cái này là nguyên nhân ảnh hưởng đến spike ở transient response (load step condition). Hai cái thằng này thường gặp trong design LDO, cần phải thiết kế sao cho hai cái thằng này độc lập với nhau, High Slew rate và Large Unity-Gain Bandwidth là điều mà designer mong muốn đạt được. Cái ni chắc Anh Yên rõ hơn bao giờ hết hihi

Về layout đi metal (lớp trên) qua gate của PowerMos mình nghĩ là không ảnh hưởng, bạn nói là dòng điện chạy trong dây dẫn sinh ra điện trường là chưa đúng đâu nha. Vì điện trường hình thành là do điện áp, bạn cứ layout sao cho các đường đi song song nhau giữa các lớp metal là nhỏ nhất, và nếu như cùng 1 lớp mà có các đường song song thì nên đi giữa nó là GND để shielding. Giữa các metal nên đi vuông góc vừa dễ cho việc debug và tránh ảnh hưởng, VD như bạn quy định M1 đi ngang, M2 đi dọc, M3 đi ngang, M4 đi dọc .... như thế là Ok.

Đó là mấy suy nghĩ của mình, hy vọng giúp đựoc bạn.

[ngoclinh_xl]

Cái gain bandwidth thì em tự tìm hiểu nhá, mà anh nhớ anh đã nói ở đâu đó rồi, ngay trong thớt này thôi. Riêng về LDO thì nó không thể tách rời tải nên mới nói mỗi LDO chỉ OK với một giới hạn tải nào đó thôi.

Ý nghĩa của nó thì đơn giản thôi, thay đổi tải ở tần số ngoài bandwidth là LDO không chịu trách nhiệm. Trong datasheet em thấy giật cấp vdd hoặc giật cấp tải là tín hiệu ra có spike ngay. Thằng nào bandwidth thấp thì spike to, bandwidth lớn thì spike nhỏ.

Cấp cho MCU chả vấn đề gì cả, tuy nhiên phải có được mô hình load của MCU ví dụ xung 100mA trong bao lâu, 10ns hay 1ns, vv sau đó lắp vào LDO mô phỏng xem spike ở đầu ra như thế nào, vẫn tầm +/-10% thì vẫn dùng cho MCU ngon lành cành đào.

À mà em đang làm cho uniquify à?

Chào bác Hithere123,

Cảm ơn bác đã chỉ dẫn. Hiện em không làm cho uniquify bác ạ. Em đã có gửi Email cho bác. Không biết bác hiện nay đang ở đâu? Em mời bác cafe được không ? Em đang làm ở Sài Gòn.

Hiện em đang làm đến layout cho con LDO rồi. Có một chút vấn đề khi vẽ layout cho pass transistor, rằng không biết em đi layout lớp metal 2 ngang qua cực gate của các mosfet được không? hay nói cách khác là em có thể vẽ line metal 2 hay metal 3 ... ngang qua ( ở trên ) con mos thì có sao không ? Em nghĩ là có, vì dòng chạy qua những line metal đi qua cực gate (vùng active) sẽ tạo ra điện trường làm ảnh hưởng trực tiếp tới kênh dẫn của các mos. Không biết bác nghĩ sao ?

Cảm ơn bác nhiều ,

[hithere123]

Các tay to đi đâu hết rồi

Cái gain bandwidth thì em tự tìm hiểu nhá, mà anh nhớ anh đã nói ở đâu đó rồi, ngay trong thớt này thôi. Riêng về LDO thì nó không thể tách rời tải nên mới nói mỗi LDO chỉ OK với một giới hạn tải nào đó thôi.

Ý nghĩa của nó thì đơn giản thôi, thay đổi tải ở tần số ngoài bandwidth là LDO không chịu trách nhiệm. Trong datasheet em thấy giật cấp vdd hoặc giật cấp tải là tín hiệu ra có spike ngay. Thằng nào bandwidth thấp thì spike to, bandwidth lớn thì spike nhỏ.

Cấp cho MCU chả vấn đề gì cả, tuy nhiên phải có được mô hình load của MCU ví dụ xung 100mA trong bao lâu, 10ns hay 1ns, vv sau đó lắp vào LDO mô phỏng xem spike ở đầu ra như thế nào, vẫn tầm +/-10% thì vẫn dùng cho MCU ngon lành cành đào.

À mà em đang làm cho uniquify à?

[ngoclinh_xl]

Các tay to đi đâu hết rồi

[ngoclinh_xl]

Chào bác Hithere123 và mọi người. Em đang làm lại cái LDO. Có một thông số mà em chưa hiểu ý nghĩa của nó lắm. Đó là Gain band Unity.
Thông thường với LDO cấp dòng ra mã 100mA thì UGB vào khoảng từ 5Mhz đến 10Mhz. Trường hợp LDO cấp dòng ra max 1A thì UGB <= 1MHz. Các bác cho em hỏi ý nghĩa của thông số này với ạ?

Trường hợp LDO cấp dòng tải max 1A mà UGB chỉ 1Mhz thì khi lấy LDO này làm nguồn cho những con vi điều khiển 8-bit hay 16 bit ... mà những con chíp này nó hoạt động với thạch anh dạo động từ 10Mhz đến vài trăm MHz thì con LDO này có bị sao không ?
Chân thành cảm ơn.

[hithere123]

Chào các bác.
Thông báo với các bác hãng Agilent và Synopsys hợp tác để cho ra bộ tool thiết kế RF. Mục đích nhằm cạnh tranh thị trường với hãng Cadence. Dự tính cuối năm nay (2014) sẽ hoàn chỉnh và bán ra thị trường. nghe bảo giá cá rẽ hơn nhiều so với giá của hãng Cadence.
Trân Trọng!

À cuối năm nay synopsys định mở văn phòng ở tp HCM đấy. Chứng tỏ Việt Nam làm vi mạch cũng khá nhiều rồi

[ngoclinh_xl]

Chào các bác.
Thông báo với các bác hãng Agilent và Synopsys hợp tác để cho ra bộ tool thiết kế RF. Mục đích nhằm cạnh tranh thị trường với hãng Cadence. Dự tính cuối năm nay (2014) sẽ hoàn chỉnh và bán ra thị trường. nghe bảo giá cá rẽ hơn nhiều so với giá của hãng Cadence.
Trân Trọng!

[ngoclinh_xl]

Tài liệu tổng quan cho phần này là sách về cấu trúc máy tính và các chuẩn giao tiếp thông thường. Tuy nhiên thiết kế interface như thế nào lại phụ thuộc vào ứng dụng em đang muốn làm.

Module nhớ cơ bản có data, address, read, write và các bit flag. Thiết kế interface thì tùy vào ứng dụng. Ví dụ ứng dụng có yêu cầu CPU và bộ nhớ có khả năng hiểu các yêu cầu (câu lệnh) như: đọc 1 byte ở địa chỉ a, ghi 1 byte vào địa chỉ a, đọc 4 byte bắt đầu ở địa chỉ a, ghi 4 byte vào địa chỉ bắt đầu a thông qua chuẩn giao tiếp X (song song, nối tiếp). Như vậy tự em phải hiểu ứng dụng sau đó xác định specs cho giao tiếp SRAM của em.

Thường thì cần FSM để decode câu lệnh nhận được từ cpu, bắt tay với sram, thực hiện câu lệnh với sram, đợi đáp ứng từ sram, chuyển nội dung trả lời từ SRAM ra chuẩn giao tiếp tương ứng của cpu.

Em đưa yêu cầu ứng dụng cụ thể thì mọi người mới tư vấn được.

Vâng, em chào Bác Hithere123!
Em được giao nhiệm vụ tìm hiểu SRAM nên còn chưa biết nó làm trong hệ thống nào. Chắc phải học thêm nhiều về interface.
Không biết công nghệ CMOS nào có library hỗ trỡ MOSFER điện áp cao (lên đến 35V) không nhỉ? Hay chỉ có công nghệ BJT thôi ?
Trân trọng!

[hithere123]

Tài liệu tổng quan cho phần này là sách về cấu trúc máy tính và các chuẩn giao tiếp thông thường. Tuy nhiên thiết kế interface như thế nào lại phụ thuộc vào ứng dụng em đang muốn làm.

Module nhớ cơ bản có data, address, read, write và các bit flag. Thiết kế interface thì tùy vào ứng dụng. Ví dụ ứng dụng có yêu cầu CPU và bộ nhớ có khả năng hiểu các yêu cầu (câu lệnh) như: đọc 1 byte ở địa chỉ a, ghi 1 byte vào địa chỉ a, đọc 4 byte bắt đầu ở địa chỉ a, ghi 4 byte vào địa chỉ bắt đầu a thông qua chuẩn giao tiếp X (song song, nối tiếp). Như vậy tự em phải hiểu ứng dụng sau đó xác định specs cho giao tiếp SRAM của em.

Thường thì cần FSM để decode câu lệnh nhận được từ cpu, bắt tay với sram, thực hiện câu lệnh với sram, đợi đáp ứng từ sram, chuyển nội dung trả lời từ SRAM ra chuẩn giao tiếp tương ứng của cpu.

Em đưa yêu cầu ứng dụng cụ thể thì mọi người mới tư vấn được.

[ngoclinh_xl]

Em chào Bác Hithere123 và mọi người!
Em đang quan tâm đến lĩnh vực thiết kế bộ nhớ ( Cụ thể là thiết kế cell nhơ SRAM và giao diện giao tiếp giữa SRAm với hệ thống cho trước). Vậy, Bác Hithere123 và mọi người có thể cung cấp cho em một số tài liệu mà các bác cho là hay được không ?
Em xin cảm ơn!