Analog IC design

[thuclh]

Chào bác Thuclh !
Việc thiết kế , Em mong các bác gợi ý và dẫn dắt cho em. em muốn được học hỏi thêm từ các bác để làm. nhất quyết không nhờ các bác làm được.

Hi hi, mình không định thiết kế thay cho bạn đâu, . Mình chỉ tính phân tích mạch cho bạn thôi, .

Riêng cái hình thứ 3, offset thay đổi theo VDD là offset gì ? offset input hay output vậy bác ? Em nghĩ là cả hai Offset sẽ thay đổi theo VDD luôn phải không bác?

Mọi sai lệch đều có thể quy về offset lối vào nên khi nhắc đến offset mình chỉ ám chỉ offset lối vào thôi, . Khi vdd thay đổi, gain, vds miss match trong amplifier cũng thay đổi -> có thể dẫn tới thay đổi đặc tính Vref.
Mình nghĩ khâu chuẩn bị dự án của bạn chưa tốt. Mình thường tiếp cận như sau, bạn có thể tham khảo, .
Trước hết, trong đống tài liệu của nhà máy Fab đưa cho bạn phải có tài liệu nói về đặc tính điện của công nghệ (Electrical Characteristics) kèm theo một số layout rules. Tối thiểu bạn phải nắm được bảng tóm tắt đặc tính điện (EC table) và basic layout rules như min L, max L, min W, max W, khoảng cách các giếng, loại bỏ ký sinh để tránh latchup, .... Thêm nữa là thao tác phân tích model (model analysis) bao gồm cả việc hand calculation như đã nói ở trên. Mục đích là để hiểu khái quát những đặc tính động của model, như rout, lamda ... Sau khi nắm đại khái đặc trưng của công nghệ thì bạn mới bắt tay vào phân tích yêu cầu (requirements), lựa chọn cấu trúc (topology), phân tích ưu nhược điểm của cấu trúc rồi mới thiết kế chi tiết và mô phỏng.
Việc hiểu rõ mô hình và layout rules rất là quan trọng. Đôi khi có thể bạn chọn được topology rất là hay, nhưng khi thiết kế gần xong rồi bạn mới ngớ người ra là không thực hiện được vì process không cho phép tách source với body chẳng hạn, và bạn phải thiết kế lại. Nói chung nên phân tích kỹ rồi mới làm, khi quen rồi thì cũng không mất nhiều thời gian đâu, .

[hithere123]

Theo như consider trong đường dẫn bác đưa ( EDACafe ) việc tháo dỡ các khôi mạch chopper sẽ khiến offset thay đổi theo VDD, làm cho Vref thay đổi. Hay là em vẫn chưa hiểu nguyên lý hoạt động của mạch bác đưa nhỉ? Khối mạch sau khối difference amplifier là khối gì vậy bác ? Có phải là khối second stage của error amplifier, thiết kế theo kĩ thuật gương dòng, current sink/soure để tăng độ lợi của EA?

Đây là cấu hình mạch folded cascode op-amp, dạng này rất hay được dùng trong thiết kế cho công nghệ dưới 130nm thay thế cho two-stage op-amp truyền thống mà em đã dùng cho khối error amp trước đây.

Chopping là một kỹ thuật cũng rất hay được sử dụng để loại bỏ offset đối với mạch vi sai truyền thống, offset có thể đạt tới 200uV. Cốt lõi của kỹ thuật chopping là một đầu vào (vin) bất kỳ sẽ đều được đi vào cả hai em differential pair mosfet, do đó với tín hiệu vào nào thì cũng coi như không nhìn thấy offset đầu vào.

Tuy nhiên, với yêu cầu bài toán em đặt ra thì anh nghĩ chưa cần thiết phải sử dụng đến kỹ thuật này ; hoặc là sau khi thiết kế xong mạch cơ bản đã rồi em có thể thử để xem kết quả thế nào.

Em đang thiết kế mạch trên thư viện 90nm. Không biết các khối mạch số với công nghệ 90nm thì cần điện áp VDD thông thường là bao nhiêu để hoạt động nhỉ? Em không rõ cái này nên em đã tự đặt ra là VDD = 0.9V. Vậy nên Vref cần thiết kế la 0.6V. Mà các mạch bangap thường cho ra Vref trên 1.2 V . TRừ mạch bangap mà mos hoạt động trong miền weak inversion thì cho ra Vref thấp hơn. Các bác có ý kiến gì không ?
Bây h mạng nhà em yếu quá, attach mấy cái hình mà cũng không được. Em sẽ attach lại mấy cái hình ở trên kia sau ạ.

Cái đấy em đọc lại xem file công nghệ xem thế nào. Với công nghệ 90nm, thông thường bên fab sẽ offer hai loại devices: thin gate oxide (1.5V supply) và thick gate oxide (2.5V supply). Mạch band-gap em dùng 2.5V supply để tạo 1.2V ref sau đó buffer xuống 0.6V dùng cho mạch số nếu muốn.

Thế nhé, chúc em thành công!

[ngoclinh_xl]

Nếu gương dòng thay đổi theo VDD và không đồng nhất thì có thể mạch gương dòng điện bạn thiết kế chưa tốt. Mình không nhìn được hình ảnh của bạn, nên mình không biết nó chưa tốt ở chỗ nào.



Mình không xem được ảnh nên không biết là mô hình nào. Tuy nhiên bạn nên tập trung ở một mạch thôi, tìm ra nguyên nhân rồi khắc phục chứ đừng thử nhiều mạch. Theo mình mạch band-gap kiểu basic dưới đây là phù hợp với bạn:

EDACafe: Power, accuracy and noise aspects in CMOS mixed-signal design

Lưu ý: bạn không cần mạch chopper để giảm offset cho op-amp (cụ thể bạn có thể bỏ: CLK, CLK_NEG, M10/11/13/15/19/20/21/22/27/28/29/30), và cần thêm RC vào gate của M31 để bù pha cho mạch op-amp.

Để tạo dòng bias bạn có thể dùng kỹ thuật self-biased như trong trang 14 tài liệu này: http://www-inst.eecs.berkeley.edu/~e...cture%2026.pdf

Lưu ý: bạn nên cascode current mirror T4/5/6 và có thể thay đổi mạch start-up cho tốt hơn (thật ra mình không thích mạch start-up kiểu này); sau đó bạn dùng dòng T6 để tạo BIASN cho mạch op-amp của band-gap ở trên.

Thế nhé, chúc bạn thành công!

Chào bác Hithere!

Theo như consider trong đường dẫn bác đưa ( EDACafe ) việc tháo dỡ các khôi mạch chopper sẽ khiến offset thay đổi theo VDD, làm cho Vref thay đổi. Hay là em vẫn chưa hiểu nguyên lý hoạt động của mạch bác đưa nhỉ? Khối mạch sau khối difference amplifier là khối gì vậy bác ? Có phải là khối second stage của error amplifier, thiết kế theo kĩ thuật gương dòng, current sink/soure để tăng độ lợi của EA?

Em đang thiết kế mạch trên thư viện 90nm. Không biết các khối mạch số với công nghệ 90nm thì cần điện áp VDD thông thường là bao nhiêu để hoạt động nhỉ? Em không rõ cái này nên em đã tự đặt ra là VDD = 0.9V. Vậy nên Vref cần thiết kế la 0.6V. Mà các mạch bangap thường cho ra Vref trên 1.2 V . TRừ mạch bangap mà mos hoạt động trong miền weak inversion thì cho ra Vref thấp hơn. Các bác có ý kiến gì không ?
Bây h mạng nhà em yếu quá, attach mấy cái hình mà cũng không được. Em sẽ attach lại mấy cái hình ở trên kia sau ạ.

[ngoclinh_xl]

Mạch tạo IPTAT đầu tiên, sai số chủ yếu do miss matches giữa (m3, m4, m5) và (m1, m2). id = (1+Lamda*vds)*...., khi VDD thay đổi thì Vds cũng thay đổi nên sai số vì thế cũng đổi theo. Đó chưa kể sự thay đổi trên M6.
Mạch tạo IPTAT/REF ở hình thứ 2 thì có tốt hơn, giảm thiểu miss match ở (m6, m7, m8) nhờ sử dụng high swing cascode. Tuy nhiên vẫn còn Vds miss match ở M1 và M2.
Mạch cuối thì có sử dụng amplifier để force hai lối vào khuyếch đại thuật toán bằng nhau. Tuy nhiên vẫn có sai số offset của khuyếch đại thuật toán. Nó phụ thuộc vào VDD nếu như bạn sử dụng mạch khuyếch đại như đã post ở những bài ở trên. Mình cũng đã thử đưa ra một gợi ý sưa đơn giản, nhưng mình tự nhận thấy là sai nên đã rút lại.
Nếu có thể, bạn gửi mạch của bạn cho mình qua thư thuclh_vnu@yahoo.com. Có thể mình sẽ giúp được gì đó cho bạn, .
Mình có thêm một suggest nữa là bạn nên tìm đọc sách về reference của Gabriel Alfonso Rincón-Mora như link dưới. Trong quyển sách có mô tả chi tiết ref từ diot tới curvature compensation (chưa được đề cập trong sách của allen). (Hình như mình là tín đồ của rincon-Mora, . Mình cũng đã giới thiệu một quyển sách về LDO của Rincon-Mora trong thread này). Tuy nhiên khi sử dụng kiến thức trong sách thì bạn nên cẩn thận kiểm tra xem kiến thức đó có được free sử dụng hay không, cẩn thận dính phải patent của người khác. Cái này bạn nên hỏi giáo sư của bạn, .
Amazon.com: Voltage References: From Diodes to Precision High-Order Bandgap Circuits (9780471143369): Gabriel Alfonso Rincon-Mora: Books
PS: à quên, bạn gửi cho mình file ảnh nhé. Hiện tại mình không cài chuơng trình vẽ mạch và mô phỏng mạch nào cả.

Chào bác Thuclh !
Riêng cái hình thứ 3, offset thay đổi theo VDD là offset gì ? offset input hay output vậy bác ? Em nghĩ là cả hai Offset sẽ thay đổi theo VDD luôn phải không bác?
Việc thiết kế , Em mong các bác gợi ý và dẫn dắt cho em. em muốn được học hỏi thêm từ các bác để làm. nhất quyết không nhờ các bác làm được.

[hithere123]

Em đã thử tính toán và mô phỏng cả 3 mạch trên đều cho kết quả Vref phụ thuộc VDD rất nhiều các bác ạ. Theo lý thuyết công thức tính toán cho Vref chẳng phụ thuộc VDD. => Ở Hình p1 và p2 : Các nguồn dòng và dòng gương thay đổi theo VDD, và chúng không đồng nhất.

Nếu gương dòng thay đổi theo VDD và không đồng nhất thì có thể mạch gương dòng điện bạn thiết kế chưa tốt. Mình không nhìn được hình ảnh của bạn, nên mình không biết nó chưa tốt ở chỗ nào.

Ở Hình p3 không biết các bác đã mô phỏng lần nào chưa? em tính toán, mô phỏng thử nhưng vẫn thấy chúng thay đổi theo VDD.





Các bác nghĩ sao về các mạch BG này? Nếu có sơ đồ nào hoàn thiện các bác gợi ý em được không?

Mình không xem được ảnh nên không biết là mô hình nào. Tuy nhiên bạn nên tập trung ở một mạch thôi, tìm ra nguyên nhân rồi khắc phục chứ đừng thử nhiều mạch. Theo mình mạch band-gap kiểu basic dưới đây là phù hợp với bạn:

EDACafe: Power, accuracy and noise aspects in CMOS mixed-signal design

Lưu ý: bạn không cần mạch chopper để giảm offset cho op-amp (cụ thể bạn có thể bỏ: CLK, CLK_NEG, M10/11/13/15/19/20/21/22/27/28/29/30), và cần thêm RC vào gate của M31 để bù pha cho mạch op-amp.

Để tạo dòng bias bạn có thể dùng kỹ thuật self-biased như trong trang 14 tài liệu này: http://www-inst.eecs.berkeley.edu/~e...cture%2026.pdf

Lưu ý: bạn nên cascode current mirror T4/5/6 và có thể thay đổi mạch start-up cho tốt hơn (thật ra mình không thích mạch start-up kiểu này); sau đó bạn dùng dòng T6 để tạo BIASN cho mạch op-amp của band-gap ở trên.

Thế nhé, chúc bạn thành công!

[thuclh]

Mạch tạo IPTAT đầu tiên, sai số chủ yếu do miss matches giữa (m3, m4, m5) và (m1, m2). id = (1+Lamda*vds)*...., khi VDD thay đổi thì Vds cũng thay đổi nên sai số vì thế cũng đổi theo. Đó chưa kể sự thay đổi trên M6.
Mạch tạo IPTAT/REF ở hình thứ 2 thì có tốt hơn, giảm thiểu miss match ở (m6, m7, m8) nhờ sử dụng high swing cascode. Tuy nhiên vẫn còn Vds miss match ở M1 và M2.
Mạch cuối thì có sử dụng amplifier để force hai lối vào khuyếch đại thuật toán bằng nhau. Tuy nhiên vẫn có sai số offset của khuyếch đại thuật toán. Nó phụ thuộc vào VDD nếu như bạn sử dụng mạch khuyếch đại như đã post ở những bài ở trên. Mình cũng đã thử đưa ra một gợi ý sưa đơn giản, nhưng mình tự nhận thấy là sai nên đã rút lại.
Nếu có thể, bạn gửi mạch của bạn cho mình qua thư thuclh_vnu@yahoo.com. Có thể mình sẽ giúp được gì đó cho bạn, .
Mình có thêm một suggest nữa là bạn nên tìm đọc sách về reference của Gabriel Alfonso Rincón-Mora như link dưới. Trong quyển sách có mô tả chi tiết ref từ diot tới curvature compensation (chưa được đề cập trong sách của allen). (Hình như mình là tín đồ của rincon-Mora, . Mình cũng đã giới thiệu một quyển sách về LDO của Rincon-Mora trong thread này). Tuy nhiên khi sử dụng kiến thức trong sách thì bạn nên cẩn thận kiểm tra xem kiến thức đó có được free sử dụng hay không, cẩn thận dính phải patent của người khác. Cái này bạn nên hỏi giáo sư của bạn, .
Amazon.com: Voltage References: From Diodes to Precision High-Order Bandgap Circuits (9780471143369): Gabriel Alfonso Rincon-Mora: Books
PS: à quên, bạn gửi cho mình file ảnh nhé. Hiện tại mình không cài chuơng trình vẽ mạch và mô phỏng mạch nào cả.

[ngoclinh_xl]

Chào Bác Hithere, Bác Thuclh và mọi người:
Em có 3 bức hình sau về thiết kế mạch bandgap.
Em đã thử tính toán và mô phỏng cả 3 mạch trên đều cho kết quả Vref phụ thuộc VDD rất nhiều các bác ạ. Theo lý thuyết công thức tính toán cho Vref chẳng phụ thuộc VDD. => Ở Hình p1 và p2 : Các nguồn dòng và dòng gương thay đổi theo VDD, và chúng không đồng nhất.
Ở Hình p3 không biết các bác đã mô phỏng lần nào chưa? em tính toán, mô phỏng thử nhưng vẫn thấy chúng thay đổi theo VDD.





Các bác nghĩ sao về các mạch BG này? Nếu có sơ đồ nào hoàn thiện các bác gợi ý em được không?
EM cảm ơn!

[thuclh]

, cũng may trong đống tài liệu encrypted của mình có một số file chưa bị encrypted và có thể mở được. Tài liệu ở link đính kèm khá là điển hình cho việc dùng excel trong việc hỗ trợ tính toán bằng tay dựa trên mô hình BSIM. Slide cũng mô tả khá là chi tiết, ngoài ra còn có thêm file excel dựng sẵn. Tuy nhiên mình cũng chưa thích file này lắm vì file excel này đang thiếu vắng một số đồ thị trực quan ví dụ như trang 9 của file PDF.
Trường hợp của trang 9 mình cũng đã đề cập ở post ngay trên. Ở đây có vẽ sự phụ thuộc của lamda vào length. Bạn sẽ thấy là lamda bắt đầu ổn định khi length = 4um. Với length >4um thì lamda không thay đổi mấy nhiều khi tăng length. Mà rout = 1/lamda*Id (hy vọng mình k nhớ sai, , vì thế bạn có thể kết luận rằng rout sẽ không tăng nhiều khi bạn tăng length (với length đã lớn hơn 4). Suy ra với những phần mạch cần Rout lớn, ví dụ khối current mirror bạn có thể chọn length = 4um là tương đối tối ưu (linh kiện bé, nhưng phẩm chất không suy giảm nhiều).
Bạn cũng có thể tính toán tương tự với các tham số quan trọng khác.
people.rit.edu/lffeee/Spice_Parameter_Calculator.XLS
http://people.rit.edu/lffeee/SPICE.pdf
Link nói trên dường như nghieeng về mô hình bsim hơn. Còn về mô hình ekv như mình cũng đã đề cập trên là cơ sở lí thuyết cho phương pháp gọi là "gm/Id method". Có rất nhiều sách nói về phương pháp này cũng như là "trade off and optimiztion in analog" dựa trên phương pháp gm/Id. Nếu có thời gian mình sẽ bổ sung file excel về phương pháp này. Tuy nhiên mình nghĩ bạn search google thì có thể nhanh hơn,.
Chúc bạn thành công trong nghiên cứu của mình.

Mình cố ý để lại vài từ khóa đó để bạn có thể search google. Dưới đây là kết quả khi mình seach với từ khóa "cmos model extraction".
https://www.google.com/search?num=10...rp.mYIVGj7h2Ik
Nói chung thao tác "model extraction" là bạn có thể trích dẫn ra một số tham số quan trọng cho việc tính toán bằng tay ví dụ như rout, lamda.... và một số quan hệ quan trọng như phụ thuộc của gm vào Id (W/L fixed), hay rout vào độ dài của mosfet.
Bạn có thể sử dụng mô phỏng, sau đó vẽ các đồ thị nhờ exel từ đó bạn có công cụ trực quan để thấy đâu là điểm tối ưu để sử dụng các tham số đó. Ví dụ rout phụ thuộc vào Leng của mosfet chẳng hạn. Bạn sẽ thấy nó không là một đường tuyến tính. Mà nó là đường cong và length tăng thì rout tăng, tuy nhiên khi length khá lớn thì bạn có tăng thêm nữa thì rout không tăng lên nhiều. (Cái này có hình thì trực quan hơn, nhưng sorry vì trong một phút bất cẩn mình đã xóa toàn bộ data liên quan đến thiết kế IC, . Vì thế nên nếu không rảnh mình khó tái hiện lại cho bạn được, hì).
Về modelling thì ngoài BSIM thì bạn có thể tham khảo thêm EKV model (được claim là model cho all region và gọn nhỏ hơn BSIM).
BSIM - Wikipedia, the free encyclopedia
EKV MOSFET Model - Wikipedia, the free encyclopedia
Tài liệu thì giờ internet có rất là nhiều chỉ sợ bạn không có sức mà học thôi. Theo mình bạn hãy cố gắng theo, và học nghiêm túc những course dưới đây ít nhất là 1 lần. Tất cả đều có trên webcast của đại học berkley
EECS 231 về solid state devices
EECS 140/240 về analgo design
EECS 141/241 về digital design
EECS 245 về mems manufacture nhưng có rất nhiều kiến thức bổ ích và thực thực tiễn về semiconductor manufacture.
web link cho bạn browse: UC Berkeley Webcasts | Video and Podcasts: Events by Category

[thuclh]

Mình cố ý để lại vài từ khóa đó để bạn có thể search google. Dưới đây là kết quả khi mình seach với từ khóa "cmos model extraction".
https://www.google.com/search?num=10...rp.mYIVGj7h2Ik
Nói chung thao tác "model extraction" là bạn có thể trích dẫn ra một số tham số quan trọng cho việc tính toán bằng tay ví dụ như rout, lamda.... và một số quan hệ quan trọng như phụ thuộc của gm vào Id (W/L fixed), hay rout vào độ dài của mosfet.
Bạn có thể sử dụng mô phỏng, sau đó vẽ các đồ thị nhờ exel từ đó bạn có công cụ trực quan để thấy đâu là điểm tối ưu để sử dụng các tham số đó. Ví dụ rout phụ thuộc vào Leng của mosfet chẳng hạn. Bạn sẽ thấy nó không là một đường tuyến tính. Mà nó là đường cong và length tăng thì rout tăng, tuy nhiên khi length khá lớn thì bạn có tăng thêm nữa thì rout không tăng lên nhiều. (Cái này có hình thì trực quan hơn, nhưng sorry vì trong một phút bất cẩn mình đã xóa toàn bộ data liên quan đến thiết kế IC, . Vì thế nên nếu không rảnh mình khó tái hiện lại cho bạn được, hì).
Về modelling thì ngoài BSIM thì bạn có thể tham khảo thêm EKV model (được claim là model cho all region và gọn nhỏ hơn BSIM).
BSIM - Wikipedia, the free encyclopedia
EKV MOSFET Model - Wikipedia, the free encyclopedia
Tài liệu thì giờ internet có rất là nhiều chỉ sợ bạn không có sức mà học thôi. Theo mình bạn hãy cố gắng theo, và học nghiêm túc những course dưới đây ít nhất là 1 lần. Tất cả đều có trên webcast của đại học berkley
EECS 231 về solid state devices
EECS 140/240 về analgo design
EECS 141/241 về digital design
EECS 245 về mems manufacture nhưng có rất nhiều kiến thức bổ ích và thực thực tiễn về semiconductor manufacture.
web link cho bạn browse: UC Berkeley Webcasts | Video and Podcasts: Events by Category

Chào bác thuclh !
Em có đọc cuốn " CMOS Analog circuit design " của tác giả P.E.Allen - 2006. Không biết em hiểu về Model extraction như thế này có đúng không?.
Theo như sách viết thì việc phân loại thành nhiều loại model hoặc nhóm model là dựa trên minimum leng của công nghệ. Ý nghĩa của việc phân loại model hay nhóm model là giúp việc thành lập cấu trúc model phụ thuộc nhiều hay ít các tham số vật lý, tham số hình học và kinh nghiệm. Từ đó thành lập các phương trình toán học có xu hướng nặng hay ít nặng về mức độ sử dụng một hoặc tất cả các nhóm tham số trên.
BSIM3 model thuộc nhóm Third Generation. Các phương trình toán học có ít tham số hơn. Cac tham số vật lý được sử dụng ở mức độ nặng hơn là tham số kinh nghiệm.
BSIM3 model có được sự ổn định và được sử dụng rộng rãi trong công nghiệp, kể cả submicron technology.

Xin chỉa sẽ với các bác các xác định k', Vt trong video em seach được:
cadence tutorial : Operational amplifier design in cadence Part 1b. Diff amp design - YouTube
Bác thuclh rãnh rỗi viết tính toán bằng tay sử dụng exel cho chúng em tham khảo với ạ. Cảm ơn bác.

[ngoclinh_xl]

Chẹp, tính viết vài dòng về "Bsim3 modelling extraction" nhưng mở link bài 61 của bác Yên tương đối đầy đủ rồi nên lại ngại, .
Để hum nào có thời gian viết chút về sử dụng excel để hỗ trợ tính toán bằng tay vậy (hand calculation), .

Chào bác thuclh !
Em có đọc cuốn " CMOS Analog circuit design " của tác giả P.E.Allen - 2006. Không biết em hiểu về Model extraction như thế này có đúng không?.
Theo như sách viết thì việc phân loại thành nhiều loại model hoặc nhóm model là dựa trên minimum leng của công nghệ. Ý nghĩa của việc phân loại model hay nhóm model là giúp việc thành lập cấu trúc model phụ thuộc nhiều hay ít các tham số vật lý, tham số hình học và kinh nghiệm. Từ đó thành lập các phương trình toán học có xu hướng nặng hay ít nặng về mức độ sử dụng một hoặc tất cả các nhóm tham số trên.
BSIM3 model thuộc nhóm Third Generation. Các phương trình toán học có ít tham số hơn. Cac tham số vật lý được sử dụng ở mức độ nặng hơn là tham số kinh nghiệm.
BSIM3 model có được sự ổn định và được sử dụng rộng rãi trong công nghiệp, kể cả submicron technology.

Xin chỉa sẽ với các bác các xác định k', Vt trong video em seach được:
cadence tutorial : Operational amplifier design in cadence Part 1b. Diff amp design - YouTube
Bác thuclh rãnh rỗi viết tính toán bằng tay sử dụng exel cho chúng em tham khảo với ạ. Cảm ơn bác.

[ngoclinh_xl]

Chào bác hithere và các bác !

Cuối cùng em cũng đã thiết kế xong khối error amplifier các bác ạ. Mừng quá. Độ lợi DC của nó đến 80dB luôn với dòng Iss là 12uA . Xong phần Pass transistor, xong phần error amplifier. Giờ đến phần voltage refference, khối này là nguyên nhân chính dẫn đến sai số đầu ra ổn áp. Nên em quyết định design luôn bandgap voltage refference. mấy hôm nay có mô phỏng một số mạch band gap tham khảo trong tài liệu các bác đưa, nhưng mà thấy Vref lại thay đổi theo Áp nguồn cung cấp.

Đồ án cơ bản còn 1 khối nữa là ok, lý thuyết em còn gà nhưng mà nhờ có file hướng dẫn thiết kế LDO của bác hithere không thì ....
Cảm ơn bác hithere và mọi người .

[hithere123]

Mà chắc các bác làm cadence quen rồi các bác chỉ là vào đường link được không? ví dụ như ở cưả sổ nào? vào file-> new....
để tìm đường dẫn như ở mục [1] ở trên bác hithere ơi. Em dùng virtuoso để vẽ sche, còn mô phỏng nó flow qua spectre.

Có hai cách:

- Nếu bạn dùng spectre qua cái Analog Design Environment (ADE) từ cửa sổ vẽ mạch của cadence virtuoso thì bạn mở cái ADE ra, rồi vào cái "Setup", rồi vào cái "Model Libraries ..." Ở dưới cái Global Model File nó sẽ có cái đường dẫn tới file model.

- Thông thường trong cái kit bạn download về sẽ có kèm theo một tài liệu hướng dẫn sử dụng trước khi dùng. Trong tài liệu đó, sẽ có một phần liệt kê cấu trúc thư mục, và trong đó sẽ phải có một thư mục gọi là Models, còn cái thư mục Models này nó nằm ở đâu bạn kiểm tra lại cái tài liệu hướng dẫn đó.

Em không tài nào kéo lên nổi mặc dù đã giảm dòng nguồn Iss còn 10nA ( con M5 làm nguồn dòng đó các bác ) kết hợp với tăng Rout( bằng cách kéo L mỗi con mos ra vài chục uM) . Các bác xem em chọn dòng thế đã ổn chưa.
Các bác xem xem kết quả mô phỏng có ổn không?

Dòng của bạn 10nA thì linh kiện của bạn hoạt động ở vùng sub-threshold rồi. Thêm nữa Vt có vài mV thì không đúng rồi. Vt mà vài mV thì điện áp supply xuống 100mV luôn, bạn dùng Ipad cả năm không hết pin . Bạn chọn bừa W/L khoảng 4um/1um. Dòng khoảng 2uA xem thử thế nào

Em hỏi bác hithere thêm phát nữa :
cái phương trinh Cgate = Cgs + (Gmp.Rpar + 1)Cgd trang 22 trong cái file LDO design của bác viết ở http://www.dientuvietnam.net/forums/...79/index4.html #32 là từ đâu ra vậy bác ? . Cgs, Gmp, Rpar, Cgd em hiểu cả , nhưng Cgate sao lại tính như thế được?

Tụ điện nhìn vào Gate của một em mosfet thông thường sẽ có Cgs và Cgd. Trong trường hợp mạch điện này tụ Cgd sẽ có hiệu ứng miller kiểu như thế này: Miller effect - Wikipedia, the free encyclopedia . Gmp.Rpar = gain của mosfet --> (Gmp.Rpar + 1)x"Cgd vật lý" tương đương với "Cgd về mặt điện" nhìn từ Gate.

Thân mến,

[ngoclinh_xl]

Chào các bác !

mệt quá các bác ạ . em làm theo cách bác hithere chỉ rồi mà không biết mò cái đường dẫn kia ở đâu. thế là em test 1 con nmos.
tính toán một hồi thì ra các thông số sau :

Vtn = Vtp = vài mV
K'n = 22uA/V^2 => K'p = 2 K'n
lamda = 0.001 (V^-1)
Mà chắc các bác làm cadence quen rồi các bác chỉ là vào đường link được không? ví dụ như ở cưả sổ nào? vào file-> new....
để tìm đường dẫn như ở mục [1] ở trên bác hithere ơi. Em dùng virtuoso để vẽ sche, còn mô phỏng nó flow qua spectre.

EA của em 2 tầng các bác ạ :
- tầng đầu là difference amplifier . Độ lợi DC của em là 500 lần. Em không tài nào kéo lên nổi mặc dù đã giảm dòng nguồn Iss còn 10nA ( con M5 làm nguồn dòng đó các bác ) kết hợp với tăng Rout( bằng cách kéo L mỗi con mos ra vài chục uM) . Các bác xem em chọn dòng thế đã ổn chưa.
- Tầng thứ 2 thì em chịu các bác ạ. làm hết cách rồi mà mà độ lợi toàn bộ EA chỉ 1000 lần là cao nhứt. tức là nó khếch đại tín hiện từ output tầng 1 lên có 2 lần.
Em có kèm theo hình các bác ạ. Tui có vẻ không ổn. Cơ mà kết quả mô phỏng tạm được.
Yêu cầu thiết kế của em như này :
Vin = Vbat = 0.95 V -> 1.5 V , Vout = 0.9V, Iout = 0->10mA
Các bác xem xem kết quả mô phỏng có ổn không?

Em hỏi bác hithere thêm phát nữa :
cái phương trinh Cgate = Cgs + (Gmp.Rpar + 1)Cgd trang 22 trong cái file LDO design của bác viết ở http://www.dientuvietnam.net/forums/...79/index4.html #32 là từ đâu ra vậy bác ? . Cgs, Gmp, Rpar, Cgd em hiểu cả , nhưng Cgate sao lại tính như thế được?

Em cảm ơn các bác.

[thuclh]

Chẹp, tính viết vài dòng về "Bsim3 modelling extraction" nhưng mở link bài 61 của bác Yên tương đối đầy đủ rồi nên lại ngại, .
Để hum nào có thời gian viết chút về sử dụng excel để hỗ trợ tính toán bằng tay vậy (hand calculation), .

Bạn vẽ thử mạch điện như sau:
[1] Đặt một con NMOS với W/L tiêu chuẩn
[2] Nối Source vào gnd
[3] Nối Drain vào nguồn dc 1.5V
[4] Nối Gate vào nguồn dc có điện áp "vgs"

--> Chạy mô phỏng dc cho vgs chạy từ 0V tới 1.5V. Sau đó bạn plot đồ thị có trục X là VGS, trục Y là Id (dòng qua con mosfet).

Nếu bạn làm được như vậy thì:

[1] cố mò cái link trong phần mềm mô phỏng, xem nó dựa vào thư viện nào để mô phỏng, mở cái thư viện đó ra thì nó phải giống giống cái này: http://www.dientuvietnam.net/forums/...79/index7.html (bài số #61)

Từ đây bạn có thể có mò ra được các thông số cần thiết cho tính toán

[2] nếu không tìm ra được cái nào giống giống như thế mà vẫn vẽ được đồ thị thì tương đối vô lý, tuy nhiên nếu vẽ được đồ thị thì hú lên một tiếng mình sẽ hướng dẫn tiếp cách tìm ngược ra các thông cần thiết từ các đồ thị kiểu như vậy

Thế đã nhé

[hithere123]

Cơ mà em không tài nào lấy đâu ra các thông số như k', landa, thậm chí cả Vt của con nmos1v cũng không biết lấy đâu ra khi sử dụng thư viện 90nm ( http://cutler.eecs.berkeley.edu/clas...dk090_spec.pdf ) . Các thông số ghi trong datasheet có mỗi cái L, W là hiểu. các thông số khác là chịu. Các bác tìm thông số đó như nào để rính toán nháp trước khi mô phỏng không ?

Bạn vẽ thử mạch điện như sau:
[1] Đặt một con NMOS với W/L tiêu chuẩn
[2] Nối Source vào gnd
[3] Nối Drain vào nguồn dc 1.5V
[4] Nối Gate vào nguồn dc có điện áp "vgs"

--> Chạy mô phỏng dc cho vgs chạy từ 0V tới 1.5V. Sau đó bạn plot đồ thị có trục X là VGS, trục Y là Id (dòng qua con mosfet).

Nếu bạn làm được như vậy thì:

[1] cố mò cái link trong phần mềm mô phỏng, xem nó dựa vào thư viện nào để mô phỏng, mở cái thư viện đó ra thì nó phải giống giống cái này: http://www.dientuvietnam.net/forums/...79/index7.html (bài số #61)

Từ đây bạn có thể có mò ra được các thông số cần thiết cho tính toán

[2] nếu không tìm ra được cái nào giống giống như thế mà vẫn vẽ được đồ thị thì tương đối vô lý, tuy nhiên nếu vẽ được đồ thị thì hú lên một tiếng mình sẽ hướng dẫn tiếp cách tìm ngược ra các thông cần thiết từ các đồ thị kiểu như vậy

Thế đã nhé