Analog IC design

[thuclh]

Hì, em chưa thấy anh ạ, .
Có lẽ sẽ dễ dàng hơn nếu em đang onsite. Em đang thu xếp một số việc. Xong đâu đấy sẽ cày cuốc ngoại ngữ...
...
Kiểu gì cũng có dịp quấy quả anh, hì hì, .

P/S: @thuclh: có ai liên lạc với em không?

[hithere123]

Hi dvietd207,

Em có vài điều chưa hiểu trong reply của anh, mong anh giải thích thêm nhé:

1. "Tuy nhiên nếu điện áp cung cấp nhỏ nhất là 2.5V thì thông số drop-out này cũng không còn mấy ý nghĩa nữa. " theo em thì dù Vsup min có là bao nhiêu, thì Vdrop vẫn là một param thiết yếu để xác định kích thước của pass transistor, đương nhiên là trong trường hợp recommended pass transistor hoạt động trong vùng saturation.

Anh có nói là LDO có drop-out là 200mV rồi mà. Khi đã đảm bảo LDO có drop-out 200mV, mà Vin - Vout lúc nào cũng 500mV trở lên thì drop-out chỉ để cho vui đúng không, thậm chí em còn không biết làm thế nào để đo được chính xác drop-out nữa kia.

2. "Với công nghệ 65nm của TSMC, anh chỉ có thể dùng 400nm là min cho các mạch 3.3V max." Tại sao Lmin anh lại dùng là 400nm mà không phải là con số khác, theo em thấy thì 400nm là kích thước tương đối lớn. điều gì quyết định đến yếu tố này?

À mấy bác ở fab dọa anh, không cho cho anh dùng những kích thước kiểu như 355nm Còn yếu tố quyết định thì anh nghĩ mấy bác ở fab sợ Vdd. 65nm thì Vdd khoảng 0.9 tới 1.2V thôi vì nguyên tắc scale down cũng scale down Vdd luôn. Mình muốn dùng 3.3V ở 65nm thì cần làm gate oxide dầy lên, mà dầy lên thì khác gì mos công nghệ 0.35um đâu. Em có thể tưởng tượng thế này: để dùng ở 3.3V thì người ta sẽ chế tạo con mos đời 0.35um bằng những máy móc đời 65nm.

Em cũng muốn nhờ anh góp ý thêm cho về một vấn đề như sau ạ: Nếu làm SOC, em đặt một khối high voltage với Vsup min = 60V cho khối driver, cạnh một khối low voltage Vsup = 1.8V thì có khả thi không ạ, em phải care về những điều gì?

Nguyên tắc là được nếu các bác fab cho phép và em cần tuân thủ rule của các bác fab. Công nghệ cho phép làm 60V min cùng với 1.8V nom thì đắt tiền đây, anh chưa được dùng bao giờ. Nhưng 5V nom điêu khiển mạch 40V max thì anh làm rồi và bên fab họ cũng đặt rule kỹ lắm, phải cách bao nhiêu, đặt những giếng gì, esd ra sao, vvv
Tiếp đến là mấy cái chú ý nói chung về đặt các khối, matching, anh viết ở những trang trước về layout, anh cũng không rõ là ở trang số mấy . Ngoài ra, em phải review kỹ phần layout các đường power, độ rộng, đi qua vùng nào, vvv; Vùng 60V có switching không, nếu có thì cách ly luôn đường đất (chắc phải đặt thêm một giếng nữa); tín hiệu nào nhạy cảm chút thì shield luôn cho chắc ăn; vùng nào có khối điện trở lớn tí thì phía trên shield lớp metal, phía dưới thêm ít isolation ring luôn.

Uhm còn chú ý gì nữa thì phải có mạch cụ thể mới nói tiếp được, những chú ý chung nhất anh cũng đã chia sẻ trên topic này hết rồi. Ah khi nào có dự án làm, rủ anh uống bia anh nói tiếp cho

Thân mến

P/S: @thuclh: có ai liên lạc với em không?

[thuclh]

Ừm, thực tế là tương đối khó để duy trì drop out tại vin ~ 2.5. Lúc đó Vgs thậm chí không đạt như mong muốn. Nói chung tại điểm đó bạn có tăng W/L nhiều thì hiệu quả có thể không như mong muốn (hiệu quả không cao). Mình đoán ý anh Hithere bảo k có ý nghĩa là vì vậy.

Còn vì sao kích thước L lại lớn vậy thì tùy vào công nghệ và nhà máy fab. Có thể họ có những analog devices riêng khác với digital devices. Với Analog devices ở điện áp 3.3v với công nghệ sub micron thì phải có những biện pháp để tránh hiệu ứng kênh ngắn (punch through, hot carrier ... ). Vì thế L phải có độ dài tương đối. Ngoài ra đôi khi nhà máy fab có thể cung cấp devices với kênh ngắn hơn, nhưng thông thường họ chỉ đưa ra những devices đã được tính toán cẩn thận (well characterized).

Hi anh hithere123,

Em có vài điều chưa hiểu trong reply của anh, mong anh giải thích thêm nhé:

1. "Tuy nhiên nếu điện áp cung cấp nhỏ nhất là 2.5V thì thông số drop-out này cũng không còn mấy ý nghĩa nữa. " theo em thì dù Vsup min có là bao nhiêu, thì Vdrop vẫn là một param thiết yếu để xác định kích thước của pass transistor, đương nhiên là trong trường hợp recommended pass transistor hoạt động trong vùng saturation.

2. "Với công nghệ 65nm của TSMC, anh chỉ có thể dùng 400nm là min cho các mạch 3.3V max." Tại sao Lmin anh lại dùng là 400nm mà không phải là con số khác, theo em thấy thì 400nm là kích thước tương đối lớn. điều gì quyết định đến yếu tố này?

Em cũng muốn nhờ anh góp ý thêm cho về một vấn đề như sau ạ: Nếu làm SOC, em đặt một khối high voltage với Vsup min = 60V cho khối driver, cạnh một khối low voltage Vsup = 1.8V thì có khả thi không ạ, em phải care về những điều gì?

^_^

[dvietd207]

Hi anh hithere123,

Em có vài điều chưa hiểu trong reply của anh, mong anh giải thích thêm nhé:

1. "Tuy nhiên nếu điện áp cung cấp nhỏ nhất là 2.5V thì thông số drop-out này cũng không còn mấy ý nghĩa nữa. " theo em thì dù Vsup min có là bao nhiêu, thì Vdrop vẫn là một param thiết yếu để xác định kích thước của pass transistor, đương nhiên là trong trường hợp recommended pass transistor hoạt động trong vùng saturation.

2. "Với công nghệ 65nm của TSMC, anh chỉ có thể dùng 400nm là min cho các mạch 3.3V max." Tại sao Lmin anh lại dùng là 400nm mà không phải là con số khác, theo em thấy thì 400nm là kích thước tương đối lớn. điều gì quyết định đến yếu tố này?

Em cũng muốn nhờ anh góp ý thêm cho về một vấn đề như sau ạ: Nếu làm SOC, em đặt một khối high voltage với Vsup min = 60V cho khối driver, cạnh một khối low voltage Vsup = 1.8V thì có khả thi không ạ, em phải care về những điều gì?

^_^

[dvietd207]

Hi bạn HT_HT,

Theo như những gì mình biết, tuy Vsup min của cậu = 2.5V nhưng Vdrop vẫn rất quan trọng trong việc design pass transistor, với Iload max của cậu = 50mA thì (W/L)pass = 9 là không thể, Cậu xem lại nhé.

Mạch của cậu tớ đoán gain khá bé, nó sẽ ảnh hưởng tới load regulator, nhưng với mạch có gain bé, tớ không nghĩ lại gặp nhiều vấn đề với PM, điều cậu gặp phải về PM tớ chưa biết là vì lý do gì. Tớ đoán mạch của cậu là capless. Về PM, như anh thuclh đã đề cập, có thể 2 cực của cậu gần nhau quá, nó sẽ làm cho PM xuống quá nhanh và rất bé. Để giải quyết vấn đề này, thường thì sẽ phải đưa ra thêm một pole và zero để bù, cậu đọc thêm về Miller compensation và pole zero tracking nhé.

^^

[thuclh]

ACTIVE-SEMI cách đây hơn 1 năm có manh nha thiết kế adaptive load LDO. Em không biết đã thành công chưa?

Chào bạn Rommel.de,



Cách này hiện rất hay được sử dụng trong SoC, lợi điểm của thiết kế này là người kỹ sư biết được load profile của từng LDO, ví dụ sẽ ít có trường hợp tải đột ngột tăng từ 0A tới maxA trong khoảng micro second. Tuy nhiên, với các LDO dùng cho standby mode, dòng tiêu thụ của chính những LDO này cũng rất bé, cả mạch band-gap + LDO chỉ khoảng ~500nA và những LDO này cũng không là một thiết kế đơn giản. Và đây có lẽ là bàn tới system design mất rồi, trong khi bạn HT_HT chỉ đề cập tới một thiết kế LDO cụ thể

Một vài dòng trao đổi thêm,
Thân mến

[thuclh]

Hì, vâng.
Vậy với công nghệ 40nm thì 3.3V, 5V cũng có thể xem như là high voltage rồi?
Có thể phải add thêm vào một số lớp bảo vệ (LOCOS, light dropped drain...???)???

Thanks anh.

Hi thuclh,



Với công nghệ thấp thì bao giờ cũng có rất nhiều loại linh kiện cho các mục đích khác nhau, với mạch analog thường không dùng loại "thin gate oxide" như trong các mạch số nên trong công nghệ 40nm mà điện áp lên tới 5V thì anh nghĩ L=700nm cũng không xa giới hạn fab cho phép là bao nhiêu đâu. Với công nghệ 65nm của TSMC, anh chỉ có thể dùng 400nm là min cho các mạch 3.3V max.

Thân mến,

[hithere123]

Chào bạn Rommel.de,

Vì thể cách mà người thiết kế thường làm là sử dụng nhiều LDO ví dụ như 1 LDO dùng cho standby mode, 1 LDO dùng cho active mode. Khi dòng tải thấp ta có thể tắt active LDO. Thường xác định dòng tải trong các mode của thiết kế thường không khó và trong mỗi mode dòng tải tương đối không thay đổi. Vì vậy không cần thiết thiết kế LDO với yêu cầu dòng tải thay đổi quá lớn. Ngoài ra việc thiết kế nhiều LDO và đặt phân tán còn làm giảm IR drop.

Cách này hiện rất hay được sử dụng trong SoC, lợi điểm của thiết kế này là người kỹ sư biết được load profile của từng LDO, ví dụ sẽ ít có trường hợp tải đột ngột tăng từ 0A tới maxA trong khoảng micro second. Tuy nhiên, với các LDO dùng cho standby mode, dòng tiêu thụ của chính những LDO này cũng rất bé, cả mạch band-gap + LDO chỉ khoảng ~500nA và những LDO này cũng không là một thiết kế đơn giản. Và đây có lẽ là bàn tới system design mất rồi, trong khi bạn HT_HT chỉ đề cập tới một thiết kế LDO cụ thể

Một vài dòng trao đổi thêm,
Thân mến

[hithere123]

Hi HT_HT,

Anh có gợi ý nào về trường hợp của em không ạ ?

Trước khi gợi ý anh muốn biết mạch của em có output cap không? hay là loại cap less

Còn 1 điều em thắc mắc nữa là theo tài liệu em đọc thì PASS device là PMOS thì sẽ có nhiều ưu điểm hơn NMOS cụ thể là drop out voltage sẽ nhỏ hơn. Nhưng sao em mô phỏng ở cùng điệu kiện typical thì em lại thấy drop out của NMOS nhỏ hơn (1 chút thôi). Mong anh giải đáp giúp em.

Vấn đề này chúng ta cần quay lại khái niệm drop-out voltage. Đại khái thì ta có thể hiểu đây là giá trị điện áp chênh tối thiểu giữa Vin và Vout để LDO vẫn ổn áp được. Ví dụ một LDO có drop-out là 200mV và điện áp ra là 2V thì Vin phải từ 2.2V trở lên thì LDO mới hoạt động bình thường được. Tuy nhiên nếu điện áp cung cấp nhỏ nhất là 2.5V thì thông số drop-out này cũng không còn mấy ý nghĩa nữa.

Quay trở lại với câu hỏi của em, PMOS tốt hơn NMOS ở trong những trường hợp kiểu như: Vout = 2V, Vin_min = 2.2V, và hai linh kiện NMOS và PMOS đều có drop-out giữa S và D là 200mV. Lúc này nếu em dùng NMOS thì để có đầu ra 2V thì ít nhất điện áp cực gate của NMOS phải có điện áp Vout + Vth và giá trị này chắc chắn lớn hơn 2.2V (2V + Vth > 2V + 200mV); trong khi "drop-out" thực sự giữa S và D của NMOS cũng chỉ 200mV. Nghĩa là Vin trong trường hợp này không thể nhỏ hơn 2V + Vth. Nhưng với PMOS thì vẫn có thể chạy với Vin = 2.2V. Thông thường các mạch LDO NMOS chỉ dùng khi chênh giữa Vin và Vout khá lớn (hoặc nếu không phải charge-pump cực gate của NMOS lớn hơn Vin). PMOS lợi hơn ở điểm: chênh giữa Vin và Vout chỉ cần là drop-out voltage.

Hy vọng đã giải đáp được thắc mắc của em,
Thân mến

[hithere123]

Hi thuclh,

Hơn nữa em dùng công nghệ 40nm mà em chọn L = 700nm thì anh không nghĩ đó la L minimum, theo logic thông thường thì L minimum xung quanh 40nm ~ kích thước của một contact.

Với công nghệ thấp thì bao giờ cũng có rất nhiều loại linh kiện cho các mục đích khác nhau, với mạch analog thường không dùng loại "thin gate oxide" như trong các mạch số nên trong công nghệ 40nm mà điện áp lên tới 5V thì anh nghĩ L=700nm cũng không xa giới hạn fab cho phép là bao nhiêu đâu. Với công nghệ 65nm của TSMC, anh chỉ có thể dùng 400nm là min cho các mạch 3.3V max.

Thân mến,

[thuclh]

Ừm, em không nhất thiết phải dùng minimum gate length cho PASS device. Với LDO thì drop out không phải là tham số quan trọng nhất.
(tham khảo) http://www.analog.com/static/importe...es/AN-1072.pdf
Với L = mininimum thi line regulation (PSRR at f = 0) và load regulation của em rất tồi. Ngoài ra với L minimum em cũng khó matching...
Hơn nữa em dùng công nghệ 40nm mà em chọn L = 700nm thì anh không nghĩ đó la L minimum, theo logic thông thường thì L minimum xung quanh 40nm ~ kích thước của một contact.
Em chọn W = 6300nm, L = 700nm tỉ lệ W/L là 6.3um/0.7um, thì theo kinh nghiệm của anh nó tương đối bé. Anh không nghĩ nó có thể dẫn dòng tới 50mA. Đặc biêt ở worst case với conner Slow, Slow, high temprature (i guess). Anh nghĩ em phải tăng lên. Tuy nhiên anh không thể ước đoán nó là bao nhiêu.
...

[thuclh]

Hì, lâu lắm mình k đụng tới tính toán thiết kế IC nên chỉ nhớ mang máng về mặt công thức (bạn HT_HT xem lại trong tài liệu hộ nhé).
Về mặt nôm na mà diễn giải thì khi Iload nhỏ, Gm của Power mos cũng nhỏ. Trong miền triode thì Rload gần bằng 1/gm lại rất lớn. Làm cho điểm cực tải kéo gần về không. Điểm cực ở tầng 2 vốn tuơng đối nhỏ. Hai điểm cực khá gần nhau tuơng đuơng như điểm cực kép, nó kéo pha của mạch xuống 0 rất nhau. Và đa số trường hợp khó cưỡng lại.
Để khắc phục bạn có thể kéo một dòng tải nhỏ tải điểm out (gọi là dummy load). Nó sẽ hạn chế được điểm cực tải của bạn xuống quá gần 0. Ngoài ra còn có kỹ thuật miller compensation và vài kỹ thuật khác đã được đề cập trong sách. Mình nghĩ bạn có thể tham khảo, .

Chào bạn HT_HT,

Tớ vừa rồi viết nhầm, bạn phải giảm W xuống để cho với một dòng tải nhỏ transistor vẫn ở trạng thái bão hòa không phải là L. Ở đây có một presentation về LDO bạn có thể xem qua.

LDO-IEEE_SSCS_Chapter.pdf

Phase margin rất quan trọng và bạn dùng PM là 10 độ thì không thể chấp nhận được. Thường PM là từ 45 đến 90 độ. Ngay cả khi không bị tự kích, nhưng PM nhỏ sẽ làm cho tín hiện đầu ra bị giao động lên xuống trong một thời gian khi tải hoặc điện áp nguồn thay đổi. Vì thế nhất thiết phải dùng tụ bù. Ngoài ra bạn nói transient không đủ, đó là do gain của mạch khuyếch đại không đủ. Có lẽ là do transistor của bạn không làm việc ở vùng bão hòa nên mới dẫn đến điều này. Bạn Hithere123 có nói là pass transistor có thể không cần làm việc ở vùng bão hòa khi dòng tải nhỏ nhưng tớ vẫn khuyên bạn nên để transistor làm việc ở vùng bão hòa là tốt nhất.

[Rommel.de]

Chào bạn HT_HT,

Tớ vừa rồi viết nhầm, bạn phải giảm W xuống để cho với một dòng tải nhỏ transistor vẫn ở trạng thái bão hòa không phải là L. Ở đây có một presentation về LDO bạn có thể xem qua.

LDO-IEEE_SSCS_Chapter.pdf

Phase margin rất quan trọng và bạn dùng PM là 10 độ thì không thể chấp nhận được. Thường PM là từ 45 đến 90 độ. Ngay cả khi không bị tự kích, nhưng PM nhỏ sẽ làm cho tín hiện đầu ra bị giao động lên xuống trong một thời gian khi tải hoặc điện áp nguồn thay đổi. Vì thế nhất thiết phải dùng tụ bù. Ngoài ra bạn nói transient không đủ, đó là do gain của mạch khuyếch đại không đủ. Có lẽ là do transistor của bạn không làm việc ở vùng bão hòa nên mới dẫn đến điều này. Bạn Hithere123 có nói là pass transistor có thể không cần làm việc ở vùng bão hòa khi dòng tải nhỏ nhưng tớ vẫn khuyên bạn nên để transistor làm việc ở vùng bão hòa là tốt nhất.

chào anh Rommel.de ,
Cảm ơn sự đóng góp ý kiến của anh. Em cũng đã dùng minimum gate length cho con PASS device L = 700n W = 6300n. Em dùng công nghệ 40nm. Yêu cầu của em là thiết kế LDO với ngõ vào biến thiên từ 2.5V cho đến 5v và dòng ILoad từ 1mA đến 50mA.

[thuclh]

Giảm L thì có thể giảm được Vov nhưng lại làm cho Iout phụ thuộc vào Vds hơn (Lamda giảm), PSRR có thể cũng giảm đáng kể. Ngoài ra còn chưa kể tới các hiệu ứng kênh ngắn (DBIL, Punch through, Hot carrier ...). Nếu k quan tâm tới diện tích thì cứ tăng tỉ lệ W/L, . Hiệu quả cũng gần tuơng tự (bù ở tầng buffer có thể phức tạp hơn do Cgs tăng ...).
Nói chung bạn HT_HT nên đọc từ một tài liệu chuẩn, .

[HT_HT]

chào anh Rommel.de ,
Cảm ơn sự đóng góp ý kiến của anh. Em cũng đã dùng minimum gate length cho con PASS device L = 700n W = 6300n. Em dùng công nghệ 40nm. Yêu cầu của em là thiết kế LDO với ngõ vào biến thiên từ 2.5V cho đến 5v và dòng ILoad từ 1mA đến 50mA.