Analog IC design

[thuclh]

Đọc qua cái thread trên thì cái ACM model này có hơi hướng giống như EKV model nhỉ.
Trước mình cũng thấy khía cạnh "model" thú vị vì nó sử dụng nhiều toán.
Chư mà nếu không phải làm về học thuật thì cũng chả cần hiểu kỹ làm gì, .

[IDSGroup]

Một cách kiểm tra trực quan nhất là bạn thực hiện mô phỏng monte carlo để kiểm tra drain current; (2) công thức của mạch được giả sử mạch gương dòng không có sai số hoặc sai số rất ít trong khi cấu hình của bạn dùng gương dòng kiểu cũ quá, sai số do mismatch sẽ rất lớn, một cách khắc phục là bạn dùng kỹ thuật DEM (dynamic element matching) cho các mạch gương dòng, kết quả sẽ tốt hơn.
Thân mến

Hi, cảm ơn mấy cái gợi ý này của bạn. Mấy hôm nay hiệu chỉnh lại thông số của devices, mình chỉnh được mạch divider ra kết quả cũng tạm chấp nhận được. Có thời gian mình sẽ phân tích kĩ hơn theo ý bạn gợi ý. Mấy cái kĩ thuật phân tích mạch này giờ mình mới biết ^^. Vì bt chỉ làm theo công thức tính toán cổ điển, kết quả hiệu chỉnh theo kết quả mô phỏng nên nhiều khi không cover được hết các trường hợp. Cái gương dòng thì mình dùng long channel, sai số trong khoảng chấp nhận được. Vì trong mạch dùng rất rất nhiều gương dòng (cỡ phải đến cả trăm cái), nên nếu design riêng thì rất tốn size.

Cái ACM model thì biểu diễn drain current theo một công thức, không phụ thuộc nó hoạt động ở miền nào, nên sẽ dễ dàng để tính toán các thông số khác hơn, nên có vẻ chính xác hơn cách biểu diễn theo từng miền hoạt động của MOS. Có thời gian mình sẽ nghiên cứu thêm về cái này. Còn giờ không kịp nên chắc là đọc cũng không vô đầu được , đành để lại sau vậy.

Mà cái Fuzzy IC cũng vui phết nhỉ, mình chưa làm bao giờ, có thời gian bạn chia sẻ với mọi người nhé.
Thân mến

Hi nếu bạn cảm thấy hứng thú thì lúc nào cần mình cũng có thể chia sẻ được. Mình design theo mấy topology cũ thôi, về cơ bản thì cũng gần xong phần design, layout thì mình ko làm^^. Chủ yếu có mấy mạch:
- Membership function generator / fuzzifier
- LTA-MIN / WTA-MAX : mình chỉ dùng LTA-MIN nên mới design cái này thôi.
- Singleton generator (dùng 5bit DAC)
- Multiplier/ Divider

Best regards,

[hithere123]

EM đã design theo một topology khá phổ biến (hầu hết design current-mode divider đều theo kiểu topo này). Kiểu design này có thể kể đến những papers sau như bác nói ạ:
- Current-Mode Multiplier/Divider Circuits Based on the MOS Translinear Principle (Antonio J.Lopez - 2001) - Analog IC & Signal Processing Journal.
- Quadratic-translinear CMOS multiplier/divider circuit - EL - 1997.
- Compact Low-Voltage CMOS Current-Mode Multiplier/Divider - IEEE - 2010.
Còn một số bài khác, cũng tương tự và na ná. Trong đó e đã design theo 2 kiểu topology như trên bài năm 2010 và năm 1997, 2001 kia (2 bài nay na ná nhau)
Nhưng kết quả không như ý.

Đọc qua paper bạn đưa lên mình thấy nguyên lý của nhân/chia dòng là lợi dụng công thức "drain current". Có hai nhược điểm mình thấy đó là: (1) công thức "drain current" phụ thuộc quá nhiều vào tham số hình học/vật lý của mosfet, hơn nữa công thức "drain current" của phần mềm mô phỏng phức tạp hơn công thức viết trong sách vì được các wafer fab hiệu chỉnh dựa trên dữ liệu PCM (process control monitoring) trước khi chuyển tới cho designer, nó là khác nhau cho mỗi process và kết quả có khi khác tới ~40% so với tính toán bằng công thức trong sách. Một cách kiểm tra trực quan nhất là bạn thực hiện mô phỏng monte carlo để kiểm tra drain current; (2) công thức của mạch được giả sử mạch gương dòng không có sai số hoặc sai số rất ít trong khi cấu hình của bạn dùng gương dòng kiểu cũ quá, sai số do mismatch sẽ rất lớn, một cách khắc phục là bạn dùng kỹ thuật DEM (dynamic element matching) cho các mạch gương dòng, kết quả sẽ tốt hơn.

Còn Một số bài gần đây người ta dùng ACM model, để có kết quả mô phỏng chính xác.
Có thể kể đến một số bài dùng ACM model cho mạch Divider như:
- A CMOS Analog Four-Quadrant Multiplier for CNN Synapses - 2012
- CMOS multiplier based on the relationship between drain current and inversion charge - 2009.
topology thì không mới, nhưng phân tích dựa trên ACM model, mà em đọc cái này hoài không vô ạ.

Đợt này bận quá nên mình cũng chưa xem lại phần model của mosfet, nhưng có vẻ ACM là để giải quyết công thức drain current, làm cho nó chính xác hơn (mượt hơn), bạn nhớ lại công thức drain current cổ điển cần có điều kiện biên là các vùng hoạt động khác nhau (bão hòa, tuyến tính, ...) và nó chỉ tốt với công nghệ long chanel mosfet. Bạn thử tìm đọc lại kiến thức môn MOS devices, nó là nền tảng để bạn hiểu về ACM.

Mà cái Fuzzy IC cũng vui phết nhỉ, mình chưa làm bao giờ, có thời gian bạn chia sẻ với mọi người nhé.
Thân mến

[IDSGroup]

Hi bác, vâng em đang làm nghiên cứu sinh. Mạch chia dùng V-V hoặc V-I, I-V thì cũng có kha khá paper làm. Em chưa design vì không có nhu cầu dùng mấy mạch này ạ.
Mạch current-mode divider thì ít tài liệu và nghiên cứu vì nó chỉ ứng dụng chủ yếu trong Fuzzy IC ạ. Em đang làm Fuzzy IC nên cần phải design cái này.
Do design theo công thức thông thường mình vẫn dùng để design mạch là I-V relations như các sách về Analog đã trình bày (P.Allen, Razavi) (em ko rõ cái model này là tên gọi là gì), kết quả mô phỏng không chính xác.
EM đã design theo một topology khá phổ biến (hầu hết design current-mode divider đều theo kiểu topo này). Kiểu design này có thể kể đến những papers sau như bác nói ạ:
- Current-Mode Multiplier/Divider Circuits Based on the MOS Translinear Principle (Antonio J.Lopez - 2001) - Analog IC & Signal Processing Journal.
- Quadratic-translinear CMOS multiplier/divider circuit - EL - 1997.
- Compact Low-Voltage CMOS Current-Mode Multiplier/Divider - IEEE - 2010.
Còn một số bài khác, cũng tương tự và na ná. Trong đó e đã design theo 2 kiểu topology như trên bài năm 2010 và năm 1997, 2001 kia (2 bài nay na ná nhau)
Nhưng kết quả không như ý. Còn Một số bài gần đây người ta dùng ACM model, để có kết quả mô phỏng chính xác.
Có thể kể đến một số bài dùng ACM model cho mạch Divider như:
- A CMOS Analog Four-Quadrant Multiplier for CNN Synapses - 2012
- CMOS multiplier based on the relationship between drain current and inversion charge - 2009.
topology thì không mới, nhưng phân tích dựa trên ACM model, mà em đọc cái này hoài không vô ạ. Nên mong có cao nhân chỉ giáo ^^.

[hithere123]

Các bác ở đây đã ai làm mạch chia dòng chưa ạ? (Current-mode divider)
Iout = Ix*Iy/Iw
Em design theo một vài topology khác nhau mà ra kết quả đều không như ý.
Bác nào đã từng design cái này thì cho em hỏi tí kinh nghiệm ạ.Ví dụ như: bác design theo topology nào? Kết quả có tốt không?

Điều thứ 2 là có bác nào đã từng tìm hiểu về ACM MOSFET chưa ạ? (Advanced Compact Model MOSFET), lý thuyết khá là khó, mặc dù chỉ dựa vào điện thế bề mặt (surface potential) (Phi).
Nhưng em đọc hoài không vô, hic hic. Bác nào biết em xin tí kinh nghiệm đọc cho dễ hiểu ạ, hoặc là bác giải thích qua một chút bằng tiếng Việt cho em thì có lẽ sẽ dễ dàng hơn .
Em xin cảm ơn trước

Mình đoán bạn đang làm nghiên cứu sinh Mạch chia dòng bạn dùng cho mạch giải điều chế (demodulation) phải không? gần đây rất nhiều "novel" paper đề cập tới nhưng mình thấy nó không robust lắm, công thức nhìn thì hay mà làm thật không ăn thua, ra silicon thấy nhiều factor làm công thức bị lệch đi, mô phỏng không detect hết được.

Thông thường bọn mình toàn chuyển I sang V để làm thôi. Bạn cứ chia sẻ các topology lên và nói rõ là đang stuck ở đâu để xem mọi người có góp ý gì cải tiến không.

Về AMC MOSFET thì ngày xưa mình ham anh model của mosfet lắm, nhưng lâu rồi mình không còn đọc đến kiến thức model nữa, chỉ nhớ mang máng là còn có thêm anh charge-based, để mình thử tìm lại tài liệu rồi trao đổi thêm với bạn về vấn đề này sau.

Thân mến

[IDSGroup]

Các bác ở đây đã ai làm mạch chia dòng chưa ạ? (Current-mode divider)
Iout = Ix*Iy/Iw
Em design theo một vài topology khác nhau mà ra kết quả đều không như ý.
Bác nào đã từng design cái này thì cho em hỏi tí kinh nghiệm ạ.Ví dụ như: bác design theo topology nào? Kết quả có tốt không?

Điều thứ 2 là có bác nào đã từng tìm hiểu về ACM MOSFET chưa ạ? (Advanced Compact Model MOSFET), lý thuyết khá là khó, mặc dù chỉ dựa vào điện thế bề mặt (surface potential) (Phi).
Nhưng em đọc hoài không vô, hic hic. Bác nào biết em xin tí kinh nghiệm đọc cho dễ hiểu ạ, hoặc là bác giải thích qua một chút bằng tiếng Việt cho em thì có lẽ sẽ dễ dàng hơn .
Em xin cảm ơn trước

[hithere123]

Các kỹ thuật dùng cho thiết kế DFT trong thiết kế mạch tương tự (tiếp)

Trong IC tương tự, số lượng các mạch so sánh (comparator) là tương đối lớn, tín hiệu đầu ra của các mạch so sánh này lại không trực tiếp nối tới các chân IC mà nối tới các mạch khác trong nội bộ IC đó. Do vậy, khi kiểm tra (test) các mạch so sánh thì đầu ra của các mạch so sánh thường được theo dõi bởi một tín hiệu khác chứ không được đo trực tiếp. Nó dẫn tới việc kiểm tra mạch so sánh tốn nhiều thời gian hơn. (thiết lập các kết nối để có thể kiểm tra được hoạt động của mạch so sánh bằng các chân IC)

Giả sử với mạch so sánh có ý nghĩa quan trọng, kỹ sư thiết kế mạch thường dùng trimming bits để chỉnh các giá trị ngưỡng (threshold). Trường hợp này thời gian front-end test cho một mạch so sánh là cực kỳ tốn thời gian (testing time), trong khi "testing time" chính là tiền (với "mass production" thì giá thành IC được quyết định phần lớn bởi "testing time".) Trong phần này mình sẽ giới thiệu việc thiết kế DFT mình hay áp dụng cho các bạn "comparator" này.

Giả sử IC có 10 mạch so sánh, trong đó các giá trị ngưỡng là khác nhau (giá trị ngưỡng giống nhau cũng được nhưng cần thêm một tín hiệu từ khối SPI nữa để phân biệt ngưỡng này là của mạch so sánh nào) thì DFT sẽ làm như sau:

[1] Đánh dấu thứ tự các mạch so sánh từ thấp đến cao tương ứng với giá trị ngưỡng từ thấp lên cao (vth1, vth2, ...)

[2] Mạch SPI sẽ được thiết kế để có một tín hiệu gọi là comparator mode (ví dụ '0' là hoạt động bình thường không có chuyện gì xảy ra cả "normal operation", '1' là đang trong thời gian kiểm tra mạch so sánh "comparator mode")

[3] Ở trong "comparator mode", tất cả các tín hiệu đầu vào của của mạch được nối tới một chân IC nào đó (ví dụ gọi là VCOMP trong "test mode"). Tất cả đầu ra của 10 mạch so sánh đó sẽ được nối với nhau bằng các mạch NOT,AND,OR, ... để cho ra một tín hiệu duy nhất và cũng nối tới một chân IC nào đó (ví dụ gọi là COMP_OUT). Mạch "logic" này được thiết kế sao cho khi ta quét (sweep) điện áp của chân VCOMP từ thấp lên cao thì đầu ra COMP_OUT sẽ chuyển từ thấp lên cao khi VCOMP vượt qua giá trị vth1, rồi lại chuyển từ cao xuống thấp khi VCOMP vượt qua giá trị vth2, ... cứ như thế tiếp tục cho đến khi vượt qua giá trị ngưỡng cao nhất

[4] Trong trường hợp hai mạch comparator có cùng điện áp ngưỡng thì mạch SPI sẽ cần thêm một tín hiệu nữa để phân biệt (ví dụ nếu tín hiệu có giá trị là '1' thì điện áp ngưỡng này là của comparator 1A, nếu tín hiệu có giá trị là '0' thì điện áp ngưỡng này là của comparator 1B, ...)

Với biện pháp này, tất cả các mạch so sánh sẽ được kiểm tra chỉ bằng một lần quét điện áp và nó cũng tiết kiệm chân IC và việc thiết kế "probe card" cho "front-end test". Nó phù hợp với tiêu chí "ngon-bổ-rẻ".

Lần tới mình sẽ đề cập tới việc kiểm tra các mạch FlipFlop mà các mạch này được thiết kế bằng tay (analog design) chứ không thông qua qua bước "test insertion" tự động như trong thiết kế số.

Thân mến,

[hithere123]

Chào các bạn,

Mình có nhận được tin nhắn của một bạn hỏi về công nghệ chế tạo CMOS hiện tại có mấy công nghệ và công nghệ nào là phổ biến. Mình nghĩ trao đổi trên diễn đàn sẽ hay hơn vì nó có thể có ích cho bạn nào có cùng quan tâm.

Trước tiên theo mình cmos bản thân nó là một công nghệ để chế tạo vi mạch (phân biệt với cách chế tạo bipolar trước đó).

Do quy trình chế tạo cmos (cmos fabrication process) là gần như không đổi gồm các bước như quang khắc (lithography), oxide, khuyếch tán (diffusion), implantation, vv (các bạn đọc các bài viết trong chuyên mục từ cát tới chip của bác paddy sẽ rất rõ); nên để phân loại công nghệ cmos thì người ta sẽ dựa vào các bước chế tạo cụ thể.

Ví dụ phân loại theo công nghệ làm lớp cách ly (isolation) thì có locos (local oxidation of silicon) cho công nghệ lớn hơn 0.18um, và sti (shallow trench isolation) cho công nghệ từ 90nm trở xuống. Ngoài ra còn có soi (silicon on isulator) nữa tuy nhiên nó là bulk isolation chứ không phải device to device isolation.

Phân loại theo quang khắc (lithography) thì cũng có nhiều loại tùy vào bước sóng và cả quang khắc dưới nước nữa.

Đến vật liệu làm gate và lớp oxide mỏng dưới gate người ta cũng phân ra làm mấy loại nữa; rồi làm drain và source cũng vậy.

Các bạn có thể tùy chọn tiêu chuẩn phân loại để có thể đi sâu tìm hiểu chi tiết từng công nghệ một.

Và công nghệ nào là phổ biến thì theo hiểu biết của mình thì công nghệ chế tạo từ 0.18um trở xuống hiện nay là phổ biến hơn cả.

Thân mến,

[hithere123]

Chào các bạn,

Vừa rồi mình nhận được thư của một bạn hỏi mình về ESD và latch-up trong thiết kế layout tương tự, mình nghĩ tốt hơn là mình trả lời bạn đó trên diễn đàn để mọi người cùng trao đổi.

Trước hết mình nói qua về ESD và latch-up, diễn nôm thì hai khái niệm này có thể coi là hai chỉ tiêu chất lượng mà một IC cần phải được test trước khi ra thị trường. Vì nó là chỉ tiêu chất lượng nên nó được chuẩn hóa thành những class khác nhau tùy vào ứng dụng của IC đó, ví dụ chỉ tiêu ESD cho IC dùng trong điện thoại di động đút túi thì khác với chỉ tiêu ESD cho IC dùng trong máy công nghiệp hay quân sự, ... để tìm hiểu thêm về các chỉ tiêu này các bạn cứ hỏi bác Gúc là ra hết.

Với kỹ sư thiết kế (mạch và layout) thì một số khái niệm cơ bản cần hiểu là:

(1) ESD tức là một một lượng điện tích (tích trong người) được phóng tới mạch qua chân IC; để lượng điện tích tĩnh này phóng được thì hiệu điện áp phải tầm KV, vậy các bạn thử tưởng tượng tầm KV mà rơi vào Gate của một mosfet thì em mosfet đấy tan tành rồi còn gì. Nhưng có một lưu ý là điện áp KV này chỉ tồn tại khoảng vài chục nano giây tới vài trăm nano giây là cùng, do đó ta có thể thiết kế một số mạch đặt ngay dưới các PAD để bảo vệ phần mạch IC của ta được (giống như thiết kế cột thu lôi chống sét vậy). Thông thường cột thu lôi chính là một tiếp giáp PN đủ rộng được phân cực ngược, an toàn hơn còn có các mạch secondary ESD protection nữa.

Hiện nay với phần mềm HSPICE thông thường, các phần tử diode không được model một cách chính xác, ví dụ công thức cho hiệu ứng "reverse recovery" là không có, nên rất khó khăn cho kỹ sư mô phỏng ESD. Chính vì lý do này, các thiết kế ESD được chuẩn hóa ngay từ nhà máy fab rồi khi nhà máy fab cung cấp thư viện cho process nào là họ cung cấp thư viện pcell cho ESD luôn. Nếu không có gì đặc biệt thì kỹ sư layout cứ dùng thư viện ESD đó, rất hiếm khi kỹ sư thiết kế mạch và kỹ sư thiế kế layout thay đổi thiết kế ESD chuẩn này. Nếu bắt buộc phải thay đổi thì mình khuyến cáo là các bạn nên làm test chip trước, hoặc phải review rất kỹ với các bác thiết kế devices bên fab.

(2) Latch-up thông thường là hiện tượng vì lý do nào đó các bạn làm cho một vùng substrate có điện áp khác không, giả sử p-substrate có điện áp 0.3V chẳng hạn, vậy nó có thể thông diode ký sinh của lớp tiếp giáp p-sub/n-well gần với vùng substrate đó, nếu bên cạnh đó lại có p-well rồi n-well nối với các điện áp khác nhau thì sẽ hình thành cấu trúc n-p-n và p-n-p điển hình của latch-up, nghĩa là cấu trúc này sẽ bị latch vào hiện tượng thông không mong muốn của diodoe pn và không bao giờ thoát ra được. Hiện tượng này thông thường xảy ra với các switching devices, vì kiểu gì dây nối (metal line, bonding wire, ...) cũng có inductor ký sinh, nên khi switching devices chuyển từ ON sang OF hoặc ngược lại, Drain có thể chuyển từ negative sang positive và inject charge vào cực body làm cho điện áp body xung quanh device lớn hơn GND. Nếu các switching devices này không được isolate với các devices bên cạnh tốt thì nguy cơ xảy ra hiện tượng latch-up là rất cao.

Vậy với thiết kế layout, các bạn cần rất chú ý tới mấy anh switching device, đặt các n-well, p-well với khoảng cách an toàn với các anh này hoặc chèn thêm các isolation well để ngăn switching device tới các anh hàng xóm.

Ngoài ra cần đặc biệt lưu ý về ESD và Latch-up tại tất các các PAD/PIN nối bonding ra chân của IC.

Vì mô tả bằng mồm khái quát về hai hiện tượng này mà không có hình vẽ minh họa nên có thể sẽ gây khó hiểu cho các bạn, nên mình rất hoan nghênh nếu các bạn tiếp tục trao đổi những điểm chưa rõ, đây là hai vấn đề tương đối rộng, nên trao đổi kỹ về những thắc mắc của các bạn sẽ có ích rất nhiều.

Thân mến,

[hithere123]

Chào bác Hithere123 và mọi người!

Hiện em đang cần tài liệu về RF IC Design. Em có search mà toàn slide. Các bác chỉ dẫn cho em vài cuốn với ạ? (Nếu được, xin hãy đính kèm link download ).
Em cảm ơn các bác!

Em tìm thử hai quyển này mà đọc xem:

[1] RF Microelectronics của tác giả RAZAVI
[2] RF Circuit Design - Theory and Application của tác giả Reihold Ludwig & Pavel Bretchko

Anh không có link down load nhưng gõ cửa bác Gúc nhiều lần chắc cũng ra vì mấy cuốn này toàn dùng làm sách giáo khoa môn RF cho bọn khoai Tây

Nói chung về RF thì em nên đọc lại phần điện tử làm thế nào để thu được sóng AM/FM, tốt nhất là tự làm cái đài thu FM cho vui. Sau đó em sẽ thấy phần RF IC design nó sẽ đề cập tới đúng những module em lắp đài thu FM gồm matching, applifier (low noise), cao cấp hơn chút về phần frequency thì có thêm Oscillator, Frequency Synthesizers (PLL) ...

Thế nhé chúc em thành công!

[ngoclinh_xl]

Chào bác Hithere123 và mọi người!

Hiện em đang cần tài liệu về RF IC Design. Em có search mà toàn slide. Các bác chỉ dẫn cho em vài cuốn với ạ? (Nếu được, xin hãy đính kèm link download ).
Em cảm ơn các bác!

[hithere123]

Các kỹ thuật dùng cho thiết kế DFT trong thiết kế mạch tương tự

Để nối tiếp các bài viết về DFT trong thiết kế vi mạch tương tự (bài viết số #2xx), mình sẽ chia sẻ một số kỹ thuật dùng trong thiết kế DFT cho vi mạch tương tự. Với các mạch bị hạn chế về số lượng PIN (port), ví dụ 2 PINs (IN1, IN2) chẳng hạn thì làm thế nào để test được tất cả các sub-block bên trong IC?

Chúng ta có thể dùng kỹ thuật SPI (serial-to-parallel interface) để thiết lập các trạng thái khác nhau dùng cho việc kiểm tra các sub-block trong IC. Giả sử để turn on và kiểm tra từng mạch một cách độc lập trong tổng số 8 sub-blocks (A1, A2, ..A8) khác nhau, chúng ta cần 8 tín hiệu enable A1_enable, A2_enable, ... trong khi chúng ta chỉ có IN1 & IN2; chúng ta có thể dùng 8 FFs (flip-flop) để điều khiển việc test 8 sub-block này như sau:

[1] Đầu tiên, 8 FFs sẽ được nối nối tiếp với nhau để tạo thành cấu trúc SPI (đầu ra FF1 nối vào clock của FF2, ...). Và tín hiệu clock & tín hiệu data_in cho FF1 sẽ được nối với IN1 & IN2. Như vậy ta có thể tự do lập trình 8 tín hiệu ra A1_enable, A2_enable, ... theo cách mà chúng ta muốn.

[2] Vấn đề tiếp theo là sau khi lập trình xong thì chúng ta vẫn muốn dùng lại IN1 & IN2 cho việc khác, vậy chúng ta làm thế nào? Một giải pháp hay được dùng là chúng ta cần hai mạch comparator với threshold là 2.5V chẳng hạn nối với IN1, IN2; sau đó đầu ra của hai comparator này sẽ nối với tín hiệu clock & data_in của FF1. Vậy để lập trình SPI thì IN1 và IN2 phải vượt quá 2.5V, nghĩa là sau khi lập trình SPI xong; thì IN1 và IN2 vẫn có thể dùng cho việc khác trong khoảng từ 0V-2.4V mà không ảnh hưởng gì tới đầu ra của SPI.

Tới đây hy vọng các bạn sẽ thấy việc thiết kế DFT cho vi mạch tương tự sẽ hơi khác với thiết kế DFT cho mạch số. Với mạch số, DFT thông thường được làm tự động ở bước synthesis (tuy là tự động nhưng nó cũng rất thú vị đấy, nếu có dịp mình sẽ giới thiệu vấn đề này ở topic thiết kế vi mạch số.)

Trong bài viết tiếp theo mình sẽ chia sẻ tiếp một phương pháp thiết kế DFT để test nhiều comparator với các threshold khác nhau chỉ qua một lần test (biến thể của việc parallel - to - serial.)

Thân mến,

[hithere123]

How to simulation in order to draw UGB versus Resr ?

Em đặt giá trị của Resr là một biến x sau đó chạy mô phỏng ac loop gain với điều kiện biến x thay đổi từ 0 tới xOhm. Tùy vào loại scope em dùng, em có thể dùng calculator để tìm UGB bằng cách đo frequency @ gain = 0dB. Sau đó plot kết quả phép đo với x để vẽ ra UGB vs. Resr

So, what principle to chose CL and Resr?

Cl và Resr chủ yếu dùng để stable cho mạch.

In order to decrease effect of high speed Power Supply, we create a pole by adding CL?. And in order to increase UGB, we create a zero?

Ở miền tần số cao, loop gain sẽ bị giảm xuống rất thấp do đó gần như ko còn tác dụng chủ yếu nữa. Lúc này có thể nhìn từ VDD xuống Vout có một tụ điện ký sinh C0, từ Vout xuống đất có tụ Cl. --> deltaVout/deltaVDD = ZCL/(ZCL + ZC0) (trong đó Z là trở kháng). CL cao tức là ZCL thấp, vậy tăng CL có thể cải thiện PSRR ở miền tần số cao.

[ngoclinh_xl]

UGB là "unity gain bandwidth"; nghĩa là tham số chỉ ra bandwidth bằng bao nhiêu khi gain = 1 (=0dB). A(0)p1 mà em đề cập tới không phải là unity gain bandwidth, nó là "gain bandwidth product"; nó mang tính power nhiều hơn là frequency.

Với op amp chỉ có duy nhất một điểm cực trong dải UGB, thì unity gain bandwidth là giống gain bandwidth product vì gain giảm tuyến tính theo frequency; nghĩa là, tính frequency từ điểm -3dB gain tới 0dB gain, thì gain * f là không đổi. Nếu có hai điểm cực trong khoảng UGB thì gain * f là không giống nhau với mọi f từ -3dB gain tới 0dB gain.

Thank you! 
How to simulation in order to draw UGB versus Resr ? I created a function which shows relation between PSRR and CL. And a function which shows relation between UGB and CL, Rser. But them are not true. So, what principle to chose CL and Resr? 
In order to decrease effect of high speed Power Supply, we create a pole by adding CL?. And in order to increase UGB, we create a zero?
Sorry! I can not type Vietnamese language.
Regards!

Sent from my BlackBerry® PlayBook™

[hithere123]

Chào các bác!
Tại sao một con Op Amp two-stage chẳng hạn. Có một điểm cực p1 nằm trong băng thông đơn vị UGB
thì tại sao UGB = A(0)p1 được hả cả bác? Note: A(0) là DC gain. Có phải khi có một điểm cực trong UGB thì tại điểm cực đó và điểm có A(s)=0dB (tức điểm giao nhau giữa đồ thị và trục hoành) có cùng độ dốc không?
Giả sử có 2 điểm cực p1, p2 cùng nằm trong UGB thì UGB được tính như thế nào hả các bác?

Cảm ơn các bác!

UGB là "unity gain bandwidth"; nghĩa là tham số chỉ ra bandwidth bằng bao nhiêu khi gain = 1 (=0dB). A(0)p1 mà em đề cập tới không phải là unity gain bandwidth, nó là "gain bandwidth product"; nó mang tính power nhiều hơn là frequency.

Với op amp chỉ có duy nhất một điểm cực trong dải UGB, thì unity gain bandwidth là giống gain bandwidth product vì gain giảm tuyến tính theo frequency; nghĩa là, tính frequency từ điểm -3dB gain tới 0dB gain, thì gain * f là không đổi. Nếu có hai điểm cực trong khoảng UGB thì gain * f là không giống nhau với mọi f từ -3dB gain tới 0dB gain.