Analog IC design

lntran replied

29-06-2010, 14:41
Hi các bác,

Chuyên ngành của mình là Digital ASIC design nhưng mình đi làm với bọn Analog IC designer cũng nhiều nên cũng biết một chút. Ngày trước mình làm cho bọn Qimonda ở Munich, bây giờ làm cho bọn Broadcom ở Irvine. Mình có một số góp ý với các bác thế này.

Các bác chẳng việc gì phải sáng tạo lại cái bánh xe cả. Các mạch analog như Mixer, PLL, DLL, ADC, DAC, LDO, LNA, đã được người ta thiết kế tốt rồi. Các bác cứ đem nguyên xi cái thiết kế đó về mà dùng. Các bác chỉ cần hiệu chỉnh lại các thông số của transistor cho phù hợp với yêu cầu, rồi layout là xong.

Các công nghệ mới hiện nay có process variation rất lớn nên mọi người luôn yêu cầu có mạch calibration. Do vậy yêu cầu thiết kế chính xác từ đầu cũng không cần thiết nhưng phải thiết kế mạch calibration cho tốt.

Sorry mọi người nhưng mình nghĩ ở đây nhiều bác ở đây chưa đủ khả năng làm analog IC design. Theo mình những bác có kiến thức chưa vững nên nghiên cứu kỹ các thiết kế chuẩn, hiểu được các chỉ tiêu, cách hiệu chỉnh rồi bắt chước.
Leave a comment:
tarzanaly replied

23-06-2010, 12:05
Cám ơn anh nhiều. Em không học ở nhà nên không biết khái niệm tín hiệu tương tự (analog), lại cứ nghĩ đâu đâu lười kô chịu search; chỉ là em đọc phần sau thấy nói về floorplan thì lại nghĩ toàn digital cả. Giờ dễ hiểu hơn nhiều rồi, dù là chưa hình dung được tốt lắm.

Em mới vào forum, đọc đến cả 100 bài post dài mà nhiều cái mới như trên thì ngại lắm nên có thể mọi người trao đổi rồi mà không biết. Để rỗi rãi đọc dần rồi có gì hay em sẽ post đóng góp mọi người sau vậy.

Last edited by tarzanaly; 23-06-2010, 12:10.
Leave a comment:
hithere123 replied

22-06-2010, 14:41
Chào em,

Anh có thể trả lời một số ý trong các thắc mắc của em như sau:

Nguyên văn bởi tarzanaly Xem bài viết

1. Thiết kế layout cho vi mạch tương tự, vậy thế vi mạch tương tự là gì? Sao lại "Không như trong thiết kế vi mạch số"?

Để hiểu vi mạch tương tự là gì, em có thể hình dung một các tổng quát, đó là các mạch điện xử lý tín hiệu tương tự. Trong bài viết số #31về Mixed-signal design (cũng luồng thảo luận này) anh có đề cập qua một chút về vấn đề này, em có thể tham khảo lại.

Còn tại sao không như trong thiết kế vi mạch số thì anh thấy cách thức làm việc với vi mạch số có những cái khác với vi mạch tương tự. Ví dụ với vi mạch số, người kỹ sư quan tâm nhiều hơn ở khía cạnh làm sao có thể đạt được timing tốt (không bị hold hay setup violation, hay các vấn đề như fanout, …), và chủ yếu là can thiệp tới các lớp metal, contact, chứ ít khi phải thay đổi W/L của một MOSFET, thiết kế các lớp shield cho các đường tín hiệu nhảy cảm, hay chỉnh từng chút giá trị điện trở, … như trong thiết kế layout vi mạch tương tự.

Nguyên văn bởi tarzanaly Xem bài viết

2. Chuẩn bị sơ đồ nối dây từ pad tới chân IC.
Em thì biết có 2 loại package là Wire Bonding như anh discuss ở trên và Flip Chip nữa. 2 loại khác nhau và có những ưu nhược điểm riêng. Nói chung là Flip Chip tiết kiệm diện tích hơn, đắt tiền hơn, kém phổ biến hơn Wirebond.

Flip chip thì đúng như em nói, nó liên quan tới kỹ thuật đóng gói và tất nhiên trong phần layout cũng cần phải có những bước xử lý thích hợp cho loại package “đặc biệt” này. Rất mong em có thể viết một bài về Flip-Chip để chia sẻ cùng mọi người.

Nguyên văn bởi tarzanaly Xem bài viết

3. Vẫn trong phần đấy, "khách hàng" ở đây là ai? Nếu chỉ nói về layout design thì khách hàng là bộ phận thiết kế RTL coder? Nếu nói vậy thì thiết kế có bao nhiêu chân là do khách hàng quyết định chứ.

Trong quy trình thiết kế IC của từng công ty thì thông thường đầu vào của layout là thiết kế, nên nói theo ngôn ngữ ISO thì một trong những khách hàng của layout là bộ phận thiết kế (bộ phận thiết kế đặt hàng làm layout). Còn ý anh nói khách hàng ở trên là sau khi đi gặp khách hàng (người mua IC của minh), thì chúng ta sẽ biết được khách hàng cần thiết kế một IC có những chức năng gì, sau đó chúng ta có thể quyết định là IC của chúng ta cần bao nhiêu chân để đáp ứng yêu cầu của khách hàng, nếu khách hàng đồng ý với giải pháp của chúng ta thì chúng ta bắt đầu đưa ra project để làm. Tức là sau khi gặp khách hàng về chúng ta có thể ước lượng được số lượng chân, kích thước chíp, … cái này thì do chúng ta quyết định. Chúng ta chỉ cần đưa cho khách hàng con IC “màu đen” có đúng số chân và thực hiện đúng chức năng như đã thỏa thuận là được, còn thực tế con IC (miếng silicon) như thế nào thì là do chúng ta.
Tuy nhiên, ở một khía cạnh nào đó, đúng là có thể nói số lượng chân là do khách hàng quyết định.

Nguyên văn bởi tarzanaly Xem bài viết

4. Số lượng pad nhiều hơn số lượng pin, vậy pad là gì? pin là gì? Nếu coi pin là "chân" của chip thì tức là có những chân nối với hơn một pad. Cái này có an toàn hơn không khi cho vào trong internal connection của RTL.

Pad có thể hiểu là một mảng metal lớp trên cùng dùng để giao tiếp giữa silicon và thế giới bên ngoài. Còn Pin là các chân trên vỏ của IC. Ý anh nói pad có thể nhiểu hơn pin là vì có nhưng pad chỉ phục vụ cho việc probe tín hiệu bên trong IC phục vụ cho việc debug lỗi, hoặc do bộ phận test yêu cầu. Cũng có những pin cần nối với hai hoặc ba pad nếu chân đó có yêu cầu đặc biệt về dòng tải và điều này là rất hay xảy ra. Một pad không đủ khả năng tải dòng lớn có thể do giới hạn bản thân pad hoặc do giới hạn của dây bonding vì vậy mà không thể dùng internal connection bên trong chíp được. (Tầm quan trọng của việc đọc tài liệu các đặc tính điện của công nghệ)

Trong thiết kế vi mạch tương tự, khái niệm RTL là khá xa lạ vì người kỹ sư không dùng ngôn ngữ “bậc cao” VHDL hoặc Verilog để biểu diễn mạch điện nguyên lý.

Đối với thiết kế số thì thông thường sẽ có một thư viện I/O để làm việc với các PAD trên top-level. Còn nếu thiết kế ở mức module/IP thì anh nghĩ nó chỉ là vấn đề khai báo module đó có bao nhiêu chân I/O để kết nối với module khác ở lớp cao hơn hoặc để nối với các module I/O mà anh đã đề cập ở trên.

Nguyên văn bởi tarzanaly Xem bài viết

5. Về floorplan
em nghĩ là khi anh dùng "stress" hay "áp lực" về sản xuất rồi lại chuyển qua khối chức năng nhạy cảm nhất về chức năng thì nó cứ lẫn lộn, khó hiểu.
Áp lực lên góc cạnh em cũng không hiểu, áp lực về độ dễ dàng "đi dây" (route) hay là khi sản xuất? mà khi sản xuất có phải là từng chip đâu mà là hàng trăm chip cùng trên một wafer. Góc cạnh của chip đâu có ảnh hưởng gì.

Anh không nói gì liên quan tới áp lực về độ dễ dàng “đi dây”, hay fabrication nên cũng không thật hiểu ý thắc mắc cuối cùng của em. Hy vọng là em có thể nói rõ hơn.

Về “đi dây” anh nói là khi tiến hành phân bố/định vị các khối trên bản thiết kế layout, nếu việc này làm tốt thì trong đầu người kỹ sư đã có thể hình dung ra khối nào nối với khối nào như thế nào trên bản layout cuối cùng (tức là sẽ đơn giản hơn khi ghép top sau khi hoàn thành các module chức năng riêng rẽ).

Còn khái niệm stress là anh nói về stress vật lý trên từng die của IC, tức là cắt wafer ra thành từng die riêng biệt và đóng gói (bắn dây kim loại vào pad, đổ nhựa, …) thì cấu trúc tinh thể silicon ở các góc IC dễ bị tổn thương nhất, chính vì vậy tránh đặt những module nhạy cảm như mạch band-gap hay mạch dao động ở các vị trí góc của IC.

Anh không nghĩ là có sự khó hiểu khi nói về stress và các khối chức năng nhạy cảm vì khi xem xét IC là một sản phẩm cuối cùng thì vấn đề layout (bố trí các linh kiện trên cùng một miếng silicon) có ảnh hưởng rất lớn tới phẩm chất của IC. Nếu layout không tốt thì sản phẩm IC ra sẽ rất khác với những gì mà người kỹ sư mong muốn vì toàn bộ quá trình fabrication, bonding, package tác động trực tiếp lên IC và layout tốt tức là đã làm giảm tối đa tác động tiêu cực từ những quá trình này lên phẩm chất IC (quyết định bởi các mạch điện chức năng thành phần, trong đó có những mạch nhạy cảm cần được bảo vệ tối đa).

Anh nghĩ sẽ cần một bài viết dài hơn mới có thể đề cập cặn kẽ những thắc mắc trên, nhưng cũng hy vọng đã phần nào đó giải đáp những thắc mắc của em. Mong được tiếp tục thảo luận với em trong những bài viết tới.

Thân mến.

Last edited by hithere123; 22-06-2010, 17:36. Lý do: thêm chi tiết
Leave a comment:
tarzanaly replied

22-06-2010, 11:45
cho em hỏi chút về bài viết trên nhớ.

1. Thiết kế layout cho vi mạch tương tự, vậy thế vi mạch tương tự là gì? Sao lại "Không như trong thiết kế vi mạch số"?
2. Chuẩn bị sơ đồ nối dây từ pad tới chân IC.
Em thì biết có 2 loại package là Wire Bonding như anh discuss ở trên và Flip Chip nữa. 2 loại khác nhau và có những ưu nhược điểm riêng. Nói chung là Flip Chip tiết kiệm diện tích hơn, đắt tiền hơn, kém phổ biến hơn Wirebond.
3. Vẫn trong phần đấy, "khách hàng" ở đây là ai? Nếu chỉ nói về layout design thì khách hàng là bộ phận thiết kế RTL coder? Nếu nói vậy thì thiết kế có bao nhiêu chân là do khách hàng quyết định chứ.
4. Số lượng pad nhiều hơn số lượng pin, vậy pad là gì? pin là gì? Nếu coi pin là "chân" của chip thì tức là có những chân nối với hơn một pad. Cái này có an toàn hơn không khi cho vào trong internal connection của RTL.
5. Về floorplan
em nghĩ là khi anh dùng "stress" hay "áp lực" về sản xuất rồi lại chuyển qua khối chức năng nhạy cảm nhất về chức năng thì nó cứ lẫn lộn, khó hiểu.
Áp lực lên góc cạnh em cũng không hiểu, áp lực về độ dễ dàng "đi dây" (route) hay là khi sản xuất? mà khi sản xuất có phải là từng chip đâu mà là hàng trăm chip cùng trên một wafer. Góc cạnh của chip đâu có ảnh hưởng gì.

Cám ơn anh về bài viết nhé, kỳ thực thì em thấy có lẽ nên chia ra thành nhiều thread thảo luận thì tiện hơn nhưng cũng có thể anh thấy forum chưa đủ người, chưa đủ active
Leave a comment:
hithere123 replied

18-06-2010, 17:46
Thiết kế Layout vi mạch tương tự

Trong thiết kế vi mạch nói chung thì bước thiết kế layout thông thường nằm ở giai đoạn cuối (back-end phase) của chu trình thiết kế. Khi hoàn thành bản thiết kế layout, đồng nghĩa với việc chip đã sẵn sàng để làm mask (bước này trong công nghệ gọi là Photo Lithography). Có thể hiểu đơn giản mask là những tấm kính chứa các mẫu (mô hình) để làm ra các linh kiện và các đường nối. Chính vì vậy mà đôi khi thiết kế layout cũng được gọi là thiết kế mask.

Cũng giống như phần thiết kế mạch điện, thiết kế layout cũng có thể là thiết kế full-custom hoặc thiết kế semi-custom. Và thiết kế layout cho vi mạch tương tự đa số là thiết kế full-custom, tức là người thiết kế phải tiến hành thực hiện tất cả các bước một cách thủ công. Không như trong thiết kế layout vi mạch số, người thiết kế chỉ cần cung cấp “các đầu vào thích hợp” còn việc thực hiện sẽ được các công cụ thiết kế tự tiến hành. Chính vì thế mà thiết kế vi mạch số có thể tiến hành với hàng triệu cổng. Và đôi khi người thiết kế tương tự cảm thấy tủi thân vì không được dùng các công cụ xịn như thiết kế số.

Công việc mà người thiết kế cần làm trước khi bắt đầu tiến hành thiết kế layout mạch điện cụ thể, đó là nghiên cứu công nghệ dùng để chế tạo chip

- Lựa chọn công nghệ nào phụ thuộc vào loại chip mà chúng ta định thiết kế, ví dụ thiết kế IC nguồn thì cần công nghệ có linh kiện chịu được điện áp cao và dòng lớn nên công nghệ transistor lưỡng cực hay được ưu tiên sử dụng. Tuy nhiên hiện nay công nghệ BiCMOS được dùng phổ biến bới kích thước các linh kiện nhỏ hơn mà vẫn đảm bảo các yêu cầu về dòng và áp lớn.

- Đối với người thiết kế layout thì những thông tin về diện tích là rất quan trọng, người thiết kế có bao nhiêu khoảng trống để vẫy vùng là có thể tìm thấy và ước lượng ở bước nghiên cứu công nghệ này.

- Các thông tin không kém phần quan trọng khác có thể kể đên là tên các lớp định nghĩa trong công nghệ tương ứng như thế nào với tên mà phần mềm (ví dụ Cadence) quy định cũng như mã các Mask. Ở đây hình vẽ các mặt cắt ngang của các linh kiện là rất cần thiết để hiều vai trò và tác dụng của các lớp cũng như các phần tử ký sinh.

Chuẩn bị sơ đồ nối dây từ pad tới chân IC (bonding diagram)

Có thể coi đây là bước đầu tiên trong thiết kế layout (cả full-custom và semi-custom). Bộ phận marketing và application sẽ quyết định lựa chọn loại package nào sẽ được dùng sau khi gặp gỡ khách hàng, một số thông tin kỹ thuật sau khi gặp khách hàng sẽ là:

- Cần bao nhiêu chân để có thể thực hiện tất cả các chức năng khách hàng yêu cầu
- Công suất tiêu tán yêu cầu trên package là bao nhiêu? (thiết kế nhiệt cho package)

Tóm lại, sau khi tương tác với bộ phận marketing và application chúng ta đã có thể ước lượng về kích thước chip, số lượng chân, số lượng pad (số lượng pad thật sự thường lớn hơn số lương pin vì có thể có yêu cầu thêm test pad từ bộ phận test, …)

Công việc của người thiết kế layout là từ sơ đồ lead frame nhận được từ bộ phận sản xuất sẽ đưa ra sơ đồ bonding.

Một tài liệu rất cần thiết đến từ bộ phận assembly là các quy định thiết kế assembly, bao gồm các kích thước giới hạn của bond pad, chiều dài giới hạn dây nối (bond wire), đường kính giới hạn dây nối, góc giới hạn nối dây, vật liệu dây nối, …

Đến đây thì trong sơ đồ nối dây đã có đầy đủ thông tin để xác định:
- vị trí các pad (dựa vào cấu hình chân của IC)
- kích thước pad (dựa vào thông số dòng điện pad đó cần tải đến từ bộ phận test)
- loại pad (vào/ra) và cấu trúc ESD thích hợp.

Sau khi cố định vị trí pad, sơ đồ nối dây này sẽ được kiểm tra và cần có sự đồng ý của tất cả các bộ phận liên quan. Việc này là rất quan trọng không chỉ với thiết kế layout mà còn đối với nhiều bộ phận khác đặc biệt là test và assembly vì từ đây bộ phận test có thể bắt đầu công việc của mình như thiết kế probe card, tính toán các yêu cầu số lượng needles, dòng cung cấp, … cúng như tiến hành làm các kế hoạch sản xuất đối với bộ phận assembly.

Phân bố vị trí các khối chức năng trên chip (floorplan)

Mạch điện cuối cùng của một chíp thông thường bao gồm rất nhiêu khối chức năng nhỏ, những khối nhỏ này sẽ được nối với nhau để thực hiện chức năng cuối cùng của chip. Một khi vị trí các pad và ESD đã được cố dịnh trong sơ đồ bonding thì tiến hành thiết kế floorplan là bước thiết kế quan trọng tiếp theo. Ở bước này, vị trí các khôi chức năng nhỏ sẽ được định vị, nó giúp cho việc “đi dây” ở các bước phía sau sẽ đơn giản và tốt hơn. Các đường phân bố nguồn và đất cũng được hoàn thành ở bước này.

Để bắt đầu thiết kế floorplan nhất thiết người thiết kế phải cần biết về “hình học” của chip (chip topology). Tức là các vị trí cạnh, góc và trung tậm của chip sẽ chịu những điều kiện stress khác nhau. Thông thường, áp lực lên các cạnh và góc của chip sẽ lớn hơn ở vị trí trung tâm của chip. Do vậy các khối chức năng “nhạy cảm” nhất của chíp như khối điện áp tham chiếu và khối dao động sẽ được bố trí ở vị trí trung tâm của chip. Dưới đây là một số lưu ý khi thiết kế floorplan:

[1] Đặt các khối nhạy cảm ở vị trí trung tâm và xa nguồn phát nhiệt nhất có thể (đặc biết lưu ý ảnh hưởng nhiệt với khối dao động). Cũng có nghía là khối phát ra nguồn nhiệt sẽ được đặt ở vị trí góc và cạnh.

[2] Ở vị trí góc sẽ chịu nhiều stress hơn là so với các cạnh, do vậy không nên đặt các phần tử “active” ở vị trí góc. Thường ở các vị trí góc này chỉ nên đặt dây kim loại và các khối đóng vai trò đệm mà thôi. Sau đó, nên đặt khối có diện tích lớn nhất ở vị trí góc và lấy góc này làm chuẩn để bắt đầu tính cho trục X và trục Y.

[3] Với thiết kế full-custom, thuật ngữ giới hạn pad (pad-limited) không hay gặp nhưng với thiết kế ASIC thì thuật ngữ này hay được dùng. Giới hạn pad có nghía là các pad sẽ xác định kích thước trục X và trục Y của chip và do đó cố định kích thước chip ngay từ đầu. Tiếp đó, sẽ đặt các khối có kết nối tới pad gần bond pad. Nếu không thể đặt gần bond pad được, thì phải cố gắng làm ngắn nhất khoảng cách từ pad tới các khối, hay nói cách khác yêu cầu kết nối từ pad tới khối chức năng là ngắn nhất có thể.

[4] Các bond pad nhất thiết phải được nối với ESD trước tiên và phải được kết nối bằng đường kim loại dày và rộng nhất, do đó tín hiệu tới các khối chức sẽ phải đi qua ESD đầu tiên.

[5] Đối với các khối có dòng lớn, thì nhiệt của khối này sẽ sinh ra dòng substrate và để dòng này không ảnh hưởng tới các khối bên cạnh thì các khối này nên được đặt ở cạnh của chip và sau đó đặt các vòng substrate dày bao quanh cả khối đó.

Trên đây là một số hiểu biết mang tính tổng quan ban đầu về công việc thiết kế layout, hy vọng sẽ nhận được các ý kiến đóng góp bổ xung từ các bạn.

Thân mến.
Leave a comment:
hithere123 replied

17-06-2010, 11:02
Nguyên văn bởi tinykhang Xem bài viết

Có thể đây là một thông tin buồn cho những ai quan tâm đến Analog IC Design song cũng có thể đây là một quyết định đúng.

Bài viết trên chỉ có ý muốn thông báo kết thúc chương trình mà mình đã đề cập tới trong bài viết số # 63 mà thôi. Do chương trình trên chủ yếu là giới thiệu các kiến thức cơ sở nên không nhận được nhiều sự hưởng ứng của mọi người cũng là điều mình đã có dự đoán trước. Tuy nhiên, vì nó là những vấn đề rất cơ bản nên mình vẫn muốn đề cập tới để tạo tiền đề cho những thảo luận tiếp theo, và hơn nữa cùng cần phải có một thông báo kết thúc để cho có đầu, có cuối đúng không bạn.

Kỹ thuật phân tích thiết kế mạch là quan trọng nhưng còn rất nhiều vấn đề mà mình vẫn mong muốn tiếp tục với luồng thảo luận này. Ví dụ như layout thì tương tác như thế nào với nhóm design, fab, package. Hay như khi cắt wafer thành từng die đôi khi có ảnh hưởng tới các lớp active bên dưới của IC dẫn đến làm giảm độ tịn cậy của IC (thời gian sống của IC), mặc dù đã có những rule vể kích thước tối thiểu giữa các die trên wafer. Và vấn đề là làm thế nào để phát hiện ra điều này vì những sai hỏng đó chỉ có thể được biết sau khi nhận được IC lỗi trả về từ phía khách hàng sau một thời gian sử dụng. Các vấn đề về package (thiết kế nhiệt, nối dây_bonding, ..), hoặc phát triển các chương trình test thậm chí là làm thế nào người kỹ sư hàn các IC dán dùng để kiểm tra IC mà không dùng máy hàn chuyên nghiệp (vì không cần quá đẹp như khi làm sản phẩm cho khách hàng) cũng là những vấn đề rât thực tế mà người kỹ sư sẽ gặp phải.

Cám ơn những ý kiến đóng góp và mong tiếp tục nhận được sự quan tâm theo dõi từ bạn.

Thân mến.
Leave a comment:
tinykhang replied

16-06-2010, 20:26
Nguyên văn bởi hithere123 Xem bài viết

Các bài viết còn lại cho phần [3] và [4] của chương trình đã được liệt kê ở bài viết #101.

Có thể nói hầu như toàn bộ những khái niệm cơ bản nhất về thiết kế vi mạch tương tự đều đã được đề cập thông qua các bài viết mang tính giới thiệu từ những trang đầu tiên cho đến nay. Chương trình đã hoàn thành mục tiêu tối thiểu là bổ xung và hệ thống lại các bài viết giới thiệu trước đây theo một trình tự hợp lý hơn. Ngoài ra, phần thực hành cũng đã được đưa ra như giới thiệu phần mềm, các thư viện cần thiết để mô phỏng và nêu ra một số câu hỏi mong tạo được sự tương tác “thật” làm cho chương trình có thêm ý nghĩa, nhưng kết quả cho thấy không được như mong đợi. Vì vậy, chương trình sẽ dừng lại với bài viết này. Hy vọng rằng các thông tin tham khảo trong chương trình là có ích cho cộng đồng.

Thân mến.

Có thể đây là một thông tin buồn cho những ai quan tâm đến Analog IC Design song cũng có thể đây là một quyết định đúng. Dù sao đi nữa thì cũng cảm ơn anh đã cung cấp cho mọi người những thông tin hữu ích. Có thể có một ngày nào đó sẽ có một chương trình nào đó của anh sẽ được hưởng ứng nhiều hơn.
Chương trình này có lẽ không được hưởng ứng nhiều theo em bởi một số lý do:
1. Chưa có thành viên nào của diễn đàn (có level bằng anh) tham gia cùng thảo luận, nên anh sẽ có cảm giác "đánh vào chổ không người" --> không thành công
2. Các thành viên còn lại hầu hết là những người mới tìm hiểu nên sẽ có tinh thần "không biết thì dựa cột mà nghe" nhiều hơn là lên tiếng, vì biết rằng có muốn lên tiếng cũng không biết mở lời như thế nào. --> mất sôi nổi.
3. Nói về ngành này thì thật là nó hơi mới mẻ trong các trường đại học Việt Nam hiện nay nên các bạn sinh viên chưa thấy được sự cần thiết của nó như thế nào mà tích cực tham gia.

Hi vọng ngày nào đó sẽ được gặp lại anh với một chương trình thành công hơn.

Xin cảm ơn.
Leave a comment:
hithere123 replied

16-06-2010, 17:48
Tổng kết chương trình

Các bài viết còn lại cho phần [3] và [4] của chương trình đã được liệt kê ở bài viết #101.

Có thể nói hầu như toàn bộ những khái niệm cơ bản nhất về thiết kế vi mạch tương tự đều đã được đề cập thông qua các bài viết mang tính giới thiệu từ những trang đầu tiên cho đến nay. Chương trình đã hoàn thành mục tiêu tối thiểu là bổ xung và hệ thống lại các bài viết giới thiệu trước đây theo một trình tự hợp lý hơn. Ngoài ra, phần thực hành cũng đã được đưa ra như giới thiệu phần mềm, các thư viện cần thiết để mô phỏng và nêu ra một số câu hỏi mong tạo được sự tương tác “thật” làm cho chương trình có thêm ý nghĩa, nhưng kết quả cho thấy không được như mong đợi. Vì vậy, chương trình sẽ dừng lại với bài viết này. Hy vọng rằng các thông tin tham khảo trong chương trình là có ích cho cộng đồng.

Thân mến.
Leave a comment:
hithere123 replied

16-06-2010, 17:44
Các mạch điện cơ bản

Nội dung chủ yếu của phần nghiên cứu này là tìm hiểu cách tính toán các tham số cơ bản của từng mạch, từ đó rút ra kết luận về các ứng dụng của chúng. Ví dụ, mạch cực máng chung dùng để đệm điện áp rất tốt vì có hệ số khuếch đại điện áp xấp xỉ 1.
Bắt đầu từ phần này các bạn có thể tham khảo trực tiếp video bài giáng cơ bản về thiết kế vi mạch tương tự của trường Berkeley như đã được giới thiệu ở một bài viết trước đây:
http://webcast.berkeley.edu/course_d...sid=1906978189

Thân mến.
Leave a comment:
robocon2011 replied

14-06-2010, 23:08
anh hithere123 viết tiếp đi ạ! em gần nghỉ hè rùi! muốn tham khảo thêm những bài viết của anh nữa để về hè nghiên cứu!
Leave a comment:
hithere123 replied

09-06-2010, 15:03
Nguyên văn bởi hithere123 Xem bài viết

Bỏ qua các phần mạch khác, chỉ tập trung vào mạch M3 và M4 ở hình vẽ trên, có bạn nào có thể cho biết M3 sẽ hoạt động ở miền nào?

Dưới đây là một cách giải thích cho câu hỏi trên:

Vì có đòng điện I chảy qua, suy ra M3 và M4 đều thỏa mãn điều kiện để kênh trở thành kênh dẫn, tức là Vgs(M4) và Vgs(M3) đều lớn hơn điện áp ngưỡng (Vt). Mặt khác Vds(M4) = Vgs(M4) và thông thường Vt >> Vov nên Vds(M4) > Vov(M4). Do đó, M4 hoạt động trong miền bão hòa. (Vgs(M4) > Vt và Vds(M4) > Vov.) (Đây là cách giải thích bằng công thức tại sao M4 hoạt động ở miền bão hòa, còn một cách giải thích chính xác hơn là với cách mắc trên thì điện trường kênh luôn luôn thỏa mãn điều kiện pinch-off ở cực máng.)

Áp dụng định luật Kirchoff về điện áp chúng ta có thể viết:
Vgs(M3) = Vgs(M4) + Vds(M3).
Hay:
Vds(M3) = Vgs(M3) – Vgs(M4). (*)

Vì M4 hoạt động trong miền bão hòa nên Vgs(M4) = Vt + Vov(M4)
Thay vào biếu thức (*), chúng ta có:

Vds(M3) = [Vt + Vov(M3)] – [Vt + Vov(M4)] = Vov(M3) – Vov(M4) < Vov(M3).

Tức là Vds(M3) luôn luôn nhỏ hơn Vov(M3) suy ra M3 luôn luôn hoạt động trong miền triode.

Như đã viết trong bài “thư ngỏ” (#63), chương trình giới thiệu này sẽ cố gắng cung cấp một số thông tin tham khảo mang tính định hướng dành cho các bạn mới làm quen hoặc có đam mê tim hiểu kỹ thuật thiết kế vi mạch tương tự. Với mục đích như vậy, một số bài viết đã đưa lên rải rác từ những trang đầu tiên sẽ được tổng hợp lại một cách có hệ thống cùng với các bài viết bổ xung còn thiếu.

Hai tháng vừa qua, những vấn đề mang tính gợi mở tìm hiểu về các linh kiện cơ bản dùng trong thiết kế vi mạch tương tự nói riêng và thiết kế vi mạch nói chung đã đều đặn được đưa lên, để tiếp tục với phần [3] và [4], các nội dung liệt kê dưới đây sẽ lần lượt được đề cập trong các bài viết tới.

- Các mạch khuếch đại một tầng đơn (CC, CG, CS, . . .)
- Mạch khuếch đại vi sai
- Mạch gương dòng điện
- Mach khuếch đại thuật toán (đã được giới thiệu ở bài #13, #16)
- Mạch dòng điện tham chiếu (đã được giới thiệu ở bài #17)
- Mạch điện áp tham chiếu (đã được giới thiệu ở bài #18, #21)
- Mạch dao động (đã được giới thiệu ở bài #43)
- Mạch ổn áp (đã được giới thiệu ở bài #12, #32)

Hy vọng tiếp tục nhân được các ý kiến đóng góp bổ xung từ các bạn.

Rất mong.

Last edited by hithere123; 09-06-2010, 15:14.
Leave a comment:
robocon2011 replied

06-06-2010, 01:22
Nguyên văn bởi hithere123 Xem bài viết

Chào em,

Một cách tổng quát em có thể hiểu thế này:

Giống như đã được học trong môn lý thuyết mạch, mô hình mạng hai cửa, định luật Ohm, định luật Kirchoff về dòng điện và điện áp, … là những lý thuyết cơ bản nhất dùng để phân tích và tính toán mạch điện. Và mạch điện gồm MOSFET, điện trở, tụ điện, … sẽ được chuyển về dạng này bằng việc sử dụng các mô hình mạch điện tương đương (gồm các nguồn dòng, nguồn áp, điện trở, tụ điện, …). Các phân tích em liệt kê ở trên đa số cũng bắt nguồn từ đây.

Phân tích DC có thể hiểu là có một tập các điều kiện đầu vào, bằng các công thức đã biết (mô hình + lý thuyết) sẽ tính được dòng điện và điện áp ở tất cả các nút trong mạch điện (toán ma trận). Ví dụ phân tích DC từ 0V tới 5V với bước quét là 1V của một mạch phân áp R1, R2 thì phần mềm sẽ áp dụng định luật Ohm (ma trận một hàng, 6 cột chẳng hạn) cho ra kết quả tính toán điện áp tại 6 điểm rời rạc 0V, 1V, 2V, 3V, 4V và 5V.

Phân tích AC thì có khác một chút là sẽ áp dụng mô hình tín hiệu nhỏ để tìm ra hệ số khuếch đại, phase, đáp ứng tần số xung quanh điểm DC đã biết.

Phân tích TRAN thì các điều kiện đầu vào sẽ là một hàm số của thời gian và các kết quả đầu ra thu được cũng sẽ là một hàm số của thời gian. Còn về bản chất thì vẫn phải dùng những mô hình và định luật cơ bản ở trên để tính toán. Cũng ví dụ trên, để phân tích TRAN thì điều kiện điện áp vào sẽ có dạng là 0s 0V 10us 5V. Tức là sẽ gồm nhiều phép tính DC ở từng thời điểm t0, t1,tn tùy vào thiết lập đầu vào của phân tích TRAN

Về phân tích noise thì sẽ có mô hình noise. Nói chung để giải thích cặn kẽ các kiểu phân tích này sẽ rất phức tạp. Ngày xưa nghe boss của anh nói mỗi năm Berkeley cho ra vài ông tiến sỹ mà công việc chỉ là update các mô hình các linh kiện dùng trong phần mềm SPICE (Berkeley là ông tổ của SPICE). Anh nghĩ em nên tìm đọc các tài liệu về HSPICE để hiểu thêm về vấn đề này.

Còn về RF IC thì anh chưa làm thực tế nên không có kinh nghiệm. Tuy nhiên anh biết là anh Nguyen Ngoc Mai Khanh có làm qua về RF IC rồi, em có thể hỏi anh ấy để biết thêm:

http://www.icvietnam.org/forum/index.php?topic=101.0

http://www.icvietnam.org/forum/index.php?board=15.0

Thân mến.

hay quá ạ! em mong anh tiếp tục đi ạ! em mới đi vào nghiên cứu cái này nên rất hứng thú với những bài viết của anh!
Leave a comment:
hithere123 replied

05-06-2010, 02:29
-----------------------

Last edited by hithere123; 05-06-2010, 13:07.
Leave a comment:
hungthientu replied

04-06-2010, 21:04
thank anh nhiều
anh thật là very intelligent
Leave a comment:
hithere123 replied

04-06-2010, 11:25
Chào em,

Một cách tổng quát em có thể hiểu thế này:

Giống như đã được học trong môn lý thuyết mạch, mô hình mạng hai cửa, định luật Ohm, định luật Kirchoff về dòng điện và điện áp, … là những lý thuyết cơ bản nhất dùng để phân tích và tính toán mạch điện. Và mạch điện gồm MOSFET, điện trở, tụ điện, … sẽ được chuyển về dạng này bằng việc sử dụng các mô hình mạch điện tương đương (gồm các nguồn dòng, nguồn áp, điện trở, tụ điện, …). Các phân tích em liệt kê ở trên đa số cũng bắt nguồn từ đây.

Phân tích DC có thể hiểu là có một tập các điều kiện đầu vào, bằng các công thức đã biết (mô hình + lý thuyết) sẽ tính được dòng điện và điện áp ở tất cả các nút trong mạch điện (toán ma trận). Ví dụ phân tích DC từ 0V tới 5V với bước quét là 1V của một mạch phân áp R1, R2 thì phần mềm sẽ áp dụng định luật Ohm (ma trận một hàng, 6 cột chẳng hạn) cho ra kết quả tính toán điện áp tại 6 điểm rời rạc 0V, 1V, 2V, 3V, 4V và 5V.

Phân tích AC thì có khác một chút là sẽ áp dụng mô hình tín hiệu nhỏ để tìm ra hệ số khuếch đại, phase, đáp ứng tần số xung quanh điểm DC đã biết.

Phân tích TRAN thì các điều kiện đầu vào sẽ là một hàm số của thời gian và các kết quả đầu ra thu được cũng sẽ là một hàm số của thời gian. Còn về bản chất thì vẫn phải dùng những mô hình và định luật cơ bản ở trên để tính toán. Cũng ví dụ trên, để phân tích TRAN thì điều kiện điện áp vào sẽ có dạng là 0s 0V 10us 5V. Tức là sẽ gồm nhiều phép tính DC ở từng thời điểm t0, t1,tn tùy vào thiết lập đầu vào của phân tích TRAN

Về phân tích noise thì sẽ có mô hình noise. Nói chung để giải thích cặn kẽ các kiểu phân tích này sẽ rất phức tạp. Ngày xưa nghe boss của anh nói mỗi năm Berkeley cho ra vài ông tiến sỹ mà công việc chỉ là update các mô hình các linh kiện dùng trong phần mềm SPICE (Berkeley là ông tổ của SPICE). Anh nghĩ em nên tìm đọc các tài liệu về HSPICE để hiểu thêm về vấn đề này.

Còn về RF IC thì anh chưa làm thực tế nên không có kinh nghiệm. Tuy nhiên anh biết là anh Nguyen Ngoc Mai Khanh có làm qua về RF IC rồi, em có thể hỏi anh ấy để biết thêm:

http://www.icvietnam.org/forum/index.php?topic=101.0

http://www.icvietnam.org/forum/index.php?board=15.0

Thân mến.
Leave a comment:

Trước 1 23 30 31 32 33 34 template Next

Trả lời cho Yêu thơ mê nhạc, mời các bác vào đây!

bởi vi van pham

Cháu nghe thử trên youtube xem sao? : https://www.youtube.com/watch?v=Opm0BszTmFQ...
- Channel: Tâm tình dân kỹ thuật
Hôm qua, 21:23
Trả lời cho Yêu thơ mê nhạc, mời các bác vào đây!

bởi dinhthuong92

Cháu không vào được để nghe thử. Mời bác nghe thử bản phối điệu Techno này xem thế nào nhé! Chúc bác vui.
( Cháu nhìn lyrics và cứ thế một mmạch hát demo rồi đưa vào suno. nó hát đạt 80% melody!)...

https://youtu.be
- Channel: Tâm tình dân kỹ thuật
27-04-2026, 17:00
Trả lời cho Yêu thơ mê nhạc, mời các bác vào đây!

bởi dinhthuong92

Bài này cháu phải "Creat" trên 30 lần rồi cắt ghép mới tạm có hồn tí đó bác. Quá nản luôn!!!

HẸN ƯỚC XUÂN SANG
Sáng tác: Hoàng Đình Thường
Hòa âm & hát: Suno AI
---25/04/2026----

[Verse 1]
Gió...

https://youtu.be
- Channel: Tâm tình dân kỹ thuật
25-04-2026, 11:05

Thông báo

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Leave a comment:

Về tác giả

Bài viết mới nhất