Analog IC design

[Rommel.de]

Chào bạn Truyền,

Kể ra giúp bạn sửa lỗi qua forum thế này thì hơi khó. Tớ sẽ cố gắng. Nếu có thể lần sau bạn đưa thêm cả ảnh chụp màn hình bạn thiết kế để tớ xem thì sẽ dễ hơn.

1. Lỗi density là một lỗi khá thông dụng với công nghệ mới. Tớ giải thích sơ qua một chút để bạn hiểu. Độ dãn nở của kim loại và lớp cách điện ví dụ Si02 là khác rất xa nhau thậm chí là hơn nhau khoảng 10 lần. Khi chip làm việc nhiệt độ sẽ thay đổi và sự dãn nở khác nhau này làm cho các lớp bị trượt đi và bong ra. Để tránh điều đó thì người ta phải cố gắng làm các lớp cũng như các phần trên chip có độ dãn nở vì nhiệt tương đối đồng đều. Chính vì thế mà bạn không được thiết kế ở một chỗ nào đó có quá nhiều cũng như quá ít kim loại. Khi bạn gặp lỗi này bạn cứ bỏ qua vì về sau ta còn tiếp tục vẽ các kết nối khác cho toàn mạch. Sau khi thiết kế xong chip, nếu cần bạn có thể thêm các dummy là nhưng phần kim loại hình vuông và những khoảng còn thiếu. Các dummy này có thể để floating không cần kết nối vào đâu cả.

2. Lỗi Latch-up. Khi bạn vẽ mạch trong schematic thì bao giờ cũng có bulk của transistor rồi. Nhưng khi làm layout nếu bạn lấy transistor trong thư viện ra sẽ không có bulk vì người ta thường có thể sử dụng một bulk cho nhiều transistor khác nhau để làm giảm diện tích. Tớ đoán bạn bị lỗi này vì đã không thêm bulk cho transistor. Với PMOS bạn add thêm một contact Nwell-metal1, rồi đặt vào trong nwell của pmos; với NMOS bạn add một contact Pplus-metal1, rồi đặt sát vào nmos. Đó chính là bulk của transistor. Nếu tớ không nhầm thì rule này là khoảng cách từ drain hoặc source của transistor đến bulk phải nhỏ hơn 20um. Bạn thử lại nếu vẫn lỗi thì nói tớ.

Nhân tiện cho tớ hỏi có phải bạn làm ở chỗ anh Arix không? Tớ nghe bạn Hithere123 nói bên đó cao thủ như mây mà...

[haitruyen315]

Hi bác Rommel.de

Cho em hỏi bác về Calibre và thư viện TSMC cái:
1. Trong TSMC, trong phần layout chuẩn sao không có body cho MOS bác nhỉ? (trong khi ở schematic vẫn có)
2. Em tạo mạch INV đơn giản với nmos3v và pmos3v, sau đo layout và chạy DRC dùng file rule là CL025G+025MMV3.drc thì bị báo lỗi :
a. M1.R.1 { @ Min M1 area coverage < 30%
DENSITY M1x < 0.3 PRINT M1_DENSITY.log
}
( từ metal 1 đến metal 5 đều bị lỗi này)
b. Lỗi Latch-up

LAT.3P { @ N-well pickup OD to PMOS space > 20um
NWELLi_US = SIZE NWELLi BY - 0.105 // 0.15/1.415 = 0.105
// 20/1.415 = 14.134, (0.6 + 2 * 0.105)/1.415 = 0.572
NTAP_OS = SIZE NTAP BY 14.134 INSIDE OF NWELLi_US STEP 0.572 TRUNCATE 0.572
PASD_FAR = PASD NOT NTAP_OS
PASD_FAR_FILTER = SIZE PASD_FAR BY 20
NTAP_NEAR = NTAP INTERACT PASD_FAR_FILTER
// doing an more accurate sizing
NTAP_NEAR_OS = SIZE NTAP_NEAR BY 0.10
NTAP_90_CORNER = INT NTAP_NEAR_OS < 0.06 ABUT==90 INTERSECTING ONLY REGION
NTAP_OCT = NTAP_NEAR_OS NOT NTAP_90_CORNER
NTAP_135_CORNER = INT NTAP_OCT < 0.04 ABUT>134<136 INTERSECTING ONLY REGION
NTAP_HEX = NTAP_OCT NOT NTAP_135_CORNER
// 20-0.10 = 19.9
NTAP_HEX_OS = SIZE NTAP_HEX BY 19.9 INSIDE OF NWELLi_US STEP 0.572 TRUNCATE 0.572
PASD_FAR NOT NTAP_HEX_OS
}

Em chưa hiểu được tại sao lại lỗi Latch-up ở đâu vì sao, highlight sang Virtusoso rồi vẫn chưa hiểu nguyên nhân bác ah?

Trân trọng,.

[haitruyen315]

Cái này thì em biết qua rồi bác ah, muốn hỏi lại bác cho chắc thôi
Vì em đang dự định thiết kế một mạch cần hoạt động điện áp 20-40V dùng MOS HV ( Giống LDMOS ở trong TSMC 0.35um ấy). Cái này thì chắc là em phải dùng 0.35um rồi. Dù sao cũng cảm ơn bác.
Có gì thắc mắc em xin chỉ giáo của bác sau nhé!

Trân trọng,.

[Rommel.de]

Chào bạn Truyền,

Nói thật với bạn là cái thư viện này tớ lâu lâu lắm rồi không sờ tới. Tớ bây giờ cũng chẳng còn nhớ nổi là nó có mấy lớp kim loại nữa. Nhưng mà tớ có lại file Readme của nó thì bọn này toàn là transistor điện áp cao mà. Tớ copy ra đây cho bạn xem.

nmos2v : 2.5 volt nominal VT NMOS transistor
nmos2vdnw : 2.5 volt nominal VT NMOS transistor with deep nwell
nmos3v : 3.3 volt nominal VT NMOS transistor
nmos3vdnw : 3.3 volt nominal VT NMOS transistor with deep nwell
nmosesd3v : 3.3 volt ESD NMOS transistor
nmosmvt2v : 2.5 volt medium Vt NMOS transistor
nmosnvt2v : 2.5 volt native NMOS transistor
nmosnvt3v : 3.3V native VT NMOS transistor
nmoszvt2v : 2.5 volt zero VT NMOS transistor
pmos2v : 2.5 volt nominal VT PMOS transistor
pmos3v : 3.3V nominal VT PMOS transistor
pmosmvt2v : 2.5 volt medium Vt PMOS transistor
pmoszvt2v : 2.5 volt zero VT PMOS transistor
rfnmos2v10w : 2.5 volt RF NMOS transistor with w=10um
rfnmos2v5w : 2.5 volt RF NMOS transistor with w=5um
rfnmos3v10w : 3.3 volt RF NMOS transistor with w=10um
rfnmos3v5w : 3.3 volt RF NMOS transistor with w=5um
rfpmos2v10w : 2.5 volt RF PMOS transistor with w=10um
rfpmos2v5w : 2.5 volt RF PMOS transistor with w=5um
rfpmos3v10w : 3.3 volt RF PMOS transistor with w=10um
rfpmos3v5w : 3.3 volt RF PMOS transistor with w=5um
rftwnmos2v10w : 2.5 volt RF NMOS triple well transistor with w=10um

Với loại này bạn thiết kế mạch cứ dùng loại điện áp thấp 2.5V vì hiệu suất nó cao hơn, còn IO nếu bạn muốn dùng điện áp cao thì dùng loại 3.3V, và kèm theo level shifter ở giữa. Với tớ thì điện áp như vậy là quá cao rồi còn gì. Bọn tớ chỉ dùng điện áp lõi có 1.2V là cao nhất còn IO cũng cao nhất là 2.7V.

[haitruyen315]

Hi bác Rommel.de,

Cảm ơn bác vì thư viện TSMC25RF nhé. Em cũng đang cần thư viện này.
Cho em hỏi là trong thư viện TSMC25RF có phần tử nào chịu được High Voltage không bác nhỉ ( vì em check thì hình như không có )?

Trân trọng,.

[ngoclinh87]

hiện tại bác làm bên thiết kế hay kiểm thử vậy ,mà bác làm cho công ty nào vậy ,bác có thể bật bí công nghệ 28nm này của hãng nào không

[Rommel.de]

Chào bạn Ngoclinh87,

Xin lỗi bạn nhưng tớ chỉ có thể đưa lên đây những gì là của cá nhân tớ như phần mềm, sách vở. Còn tài sản của công ty thì tớ không thể đưa lên bừa bãi được. Nếu có vấn đề gì thì tớ sẽ là người phải chịu trách nhiệm. Hơn nữa đối với các bạn nếu để học tập nghiên cứu thì công nghệ nào cũng vậy thôi. Còn nếu các bạn định sản xuất chip thì nên liên hệ với bên fab. Họ sẽ cung cấp cho bạn đủ đồ chơi.

Bộ công nghệ 28 nm này bọn tớ cũng vừa mới có thôi. Hiện nay mới nhóm làm standard cell đang xài còn tớ thì chắc còn lâu. Có lẽ bạn không biết một điều là các hãng fab hoàn toàn có thể sản xuất chip với kích thước nhỏ hơn nhưng người ta không làm vì tỉ lệ lỗi quá cao. Thông thường mỗi thế hệ người ta thu nhỏ kích thước transistor lại theo tỉ lệ là căn hai. Người ta sử dụng các phần mềm để mô phỏng quá trình sản xuất từ đó dự đoán cách thức sản xuất như thời gian, nhiệt độ, độ pha tạp... sau đó người ta sẽ sản xuất thử, kiểm tra, rồi hiệu chỉnh lại quá trình sản xuất. Mục tiêu của việc hiệu chỉnh là nâng cao tỉ lệ thành phẩm và tăng hiệu suất hoạt động của transistor. Bắt đầu từ công nghệ 45nm người ta đưa ra khái niệm half node. Theo đó người ta sử dụng thiết kế theo công nghệ low-power rồi thu nhỏ kích thước mỗi chiểu lại 0.9. Như vậy người ta đã chuyển từ thiết kế 45nm thành 40nm và 32nm thành 28nm. Khi thiết kế người ta vẫn làm giống như với loại full node, chỉ đến khi chế tạo kích thước mới được thu nhỏ lại. Bộ công nghệ 28 nm mà bọn tớ có hiện nay cũng chỉ là bộ dùng thử thôi, vì nếu cần thì người ta có thể hiệu chỉnh quá trình sản xuất. Bọn tớ cũng không hoàn toàn tin vào mô hình bên nhà sản xuất cung cấp mà làm test chip để có được các số liệu chính xác hơn theo thiết kế của bọn tớ.

Nói thật là nhiều khi chạy đua với công nghệ mới cũng căng thẳng và tốn kém lắm. Những vì các đối thủ cạnh tranh sử dụng công nghệ mới nên bọn tớ mới phải dùng công nghệ mới theo. Nếu như các hãng cùng thống nhất với nhau 10 năm mới đổi công nghệ một lần, đừng có chơi kiểu "phá công nghệ" thế này thì đỡ quá.

[ngoclinh87]

Về các bộ thư viện công nghệ thì tớ có đủ cả, ngay cả công nghệ 28nm tớ cũng có. Những đây là hàng của công ty nên tớ không thể đưa lên được

chào bác ,
bác có thể up lên thư viện 28nm được không ,mà không biết công nghệ 28nm này của hãng nào vậy, các công cụ thiết kế đã hỗ trợ đầy đủ cho công nghệ này chưa vì em thấy intel ,ibm hay amd cũng chưa sản xuất chip của họ bằng công nghệ này , còn TSMC thì họ nói đến tận Q4/2011 họ mới ra mắt công nghệ 28nm
em nghĩ nếu bác upload lên thì cũng không ai biết cả, công ty nào quản lý được việc này đâu trừ khi bác không muốn upload thì thôi
có lẽ bác đang làm bên Đức à ,nếu những người như các bác về Vietnam thì có lẽ luôn được chào đón

[hungthientu]

chào rommel.de

mình nói thư viện thương mại chỉ hỗ trợ assura không dường như quá quá ít (tức là nó luôn luôn hỗ trợ cả calibre,assura,hercules ,..) chứ không phải thư viện hỗ trợ assura quá ít

bởi vì mình download tsmc130nm RF và 180nm không đầy đủ ,bên trong chỉ có rule file cho diva thì không quan tâm diva sao được

theo mình biết từ thời ic 4033 không có assura thì phải lúc đó chỉ có diva thôi thì phải (vậy thời điểm này thì người ta phải dùng diva thôi ),đến ic 50 thì mới có assura 312 thì phải ,không biết có chính xác không

bởi vì diva luôn tích hợp trong ic nên trước khi có assura thí các công ty sẽ dùng diva thì làm gì có assura mà dùng chứ mình không nói bây giờ các công ty dùng diva đâu...

còn đến thời điểm này hay một vài năm trước thì tất nhiên dùng assura rồi ,ai dùng diva ,dra nữa

nếu có điều gì sai sót ,mong bạn bỏ qua và giảng giải thêm ,mình chỉ là sinh viên nên kiến thức còn nhiều hạn hẹp không thể hiểu nhiều biết rộng như bạn

[Rommel.de]

Bạn Hungthientu,

Không biết bạn có thông tin từ đâu mà nói TSMC 130nm không có assura. Trong tay tớ có tsmc130nm đó bạn nhé. Nó hỗ trợ cả calibre và assura cái này tớ khẳng định với bạn 100% nhưng đây là hàng của công ty tớ không thể đưa lên cho mọi người được. Tớ cũng không biết từ đâu mà bạn nói thư viện hỗ trợ assura quá ít. Hầu hết các thư viện mà tớ có đều có hỗ trợ assura cả. Theo đánh giá của tớ thì phần DRC và LVS có lẽ assura kém hơn calibre và hecules, nhưng phần extraction thì assura có lẽ hơn calibre pex và ngang ngửa với star-rcxt. Assura cũng không phải mới đâu bạn. Từ ngày tớ đi làm thiết kế đã có dùng assura rồi. Nó phải được dùng trên 10 năm rồi đó. Bạn nói các công ty, chuyên gia dùng Dracula và Diva thì hãy chỉ cho tớ xem là công ty, hay chuyên gia nào đi. Cũng từ ngày tớ đi làm tớ giờ chưa thấy ai dùng 2 thứ này cả.

Để tớ nói rõ cho bạn hiểu tại sao tớ gọi Dracula và Diva là đồ chơi trẻ con. Đơn giản là bởi vì nó không chính xác cho việc dùng làm thiết kế. Để cho trẻ con chơi cho biết thì OK chứ còn làm việc mà không chính xác thì làm thế nào đây. Tớ nói trước về DRC. Mấy cái hàng lởm này khi check DRC nó chỉ kiểm tra khoảng cách giữa các đường kết nối và chiều rộng các đường kết nối. Đây rõ ràng là kiểu kiểm tra của trẻ con, khoảng cách nhỏ quá thì bị chập, kích thước nhỏ quá thì bị đứt. Trên thực tế DRC phụ thuộc không chỉ vào bản thân đường kết nối và khoảng cách của chúng với các phần khác, mà nó còn phụ thuộc cả vào môi trường xung quanh chúng nữa. Tớ lấy một ví dụ đơn giản thế này để bạn thấy liền. Công nghệ 40nm cho phép đường dẫn có kích thước nhỏ nhất là 70nm, và khoảng cách nhỏ nhất giữa chúng là 70nm. Tuy nhiên nếu bạn tạo một đường dẫn và khoảng cách từ đường dẫn này đến đến 2 đường dẫn bên cạch khác khá lớn cỡ khoảng 300nm thì bạn phải tăng kích thước đường dẫn lên. Tại sao lại như vậy? Đó là bởi vì trong quá trình chế tạo, bạn sử dụng plasma để khắc xuống lớp kim loại, nó sẽ làm mòn đi phần đường kim loại bên cạch chỗ bị khắc xuống. Nếu như đường kim loại của bạn có kích thước 70nm, và khoảng cách giữa chúng đến 2 đường bên cạch cũng là 70nm thì độ bào mòn do plasma sẽ không lớn. Ngược lại nếu đường kim loại có kích thước 70nm nhưng khoảng cách với 2 đường kim loại bên cạch lên đến 300nm thì độ bào mòn do plasma sẽ lớn đến mức ta phải tăng kích thước của đường kim loại này lên. Còn nói về extraction, mấy phần mềm lởm sử dụng mô hình 2 chiều để tính ra điện dung kí sinh. Mô hình này trên thực tế là sai bét. Công nghệ 40nm có kích thước dây dẫn là 70nm và khoảng cách các dây dẫn là 70nm trong khi đó chiều dầy của các lớp kim loại bên dưới là từ 120nm đến 160nm. Như vậy có thể thấy để tính điện dung ký sinh thì không thể không dùng mô hình 3 chiều. Ngoài ra hình dạng các dây dẫn không phải là hình hộp chữ nhật và điện trường sẽ theo hướng vuông góc với các mặt này. Thực tế mặt các các dây dẫn có dạng hình thang, đáy ở bên dưới nhỏ hơn đáy trên khoảng bằng 0.9 tùy theo kích thước của đường nối. Tớ nói sơ qua như vậy để bạn hiểu khi tính giá trị ký sinh phải làm như thế nào. Dracula và Diva thật sự là đồ chơi trẻ con vì nó tính hoàn toàn không chính xác không thể sử dụng làm thiết kế. Các phần mềm như calibre, assura, hercules, star-rcxt kiểm tra thiết kế của bạn không chỉ dựa trên mô hình toán học thuần túy mà dựa trên quá trình chế tạo và nguyên tắc vật lý của nó.

@ bạn Truyền: sfk là phần mềm miễn phí trên mạng bạn có thể lấy google search thêm cách dùng của nó và có thể download về ở đây: http://stahlworks.com/dev/swiss-file-knife.html
Thật sự mà nói thì bạn cần phải dùng lệnh để liên kết các phần mềm EDA với nhau. Ví dụ như sau khi bạn thiết kế xong bằng cadence, bạn phải xuất file thiết kế ra dưới dạng gds, để những phần mềm khác đọc lên và xử lý tiếp. Việc sử dụng nhiều phần mềm khác nhau luôn yêu cầu bạn phải xuất dữ liệu ra các file có định dạng chuẩn để trao đổi dữ liệu, và việc này yêu cầu bạn phải biết gõ lệnh. Nhưng trên thực tế người thiết kế thường hiếm khi phải làm như vậy. Bên chỗ tớ có bộ phận IT đảm nhiệm việc tự động cho những công việc như vậy. Bọn họ tạo ra những menu custom và mỗi khi bọn tớ bấm menu thì nó làm hết việc cho mình. Nhiều lúc tớ cũng muốn biết bọn nó làm cái gì trong đó nhưng bọn nó dấu kỹ quá tớ cũng chẳng biết nổi.
Về các bộ thư viện công nghệ thì tớ có đủ cả, ngay cả công nghệ 28nm tớ cũng có. Những đây là hàng của công ty nên tớ không thể đưa lên được. Tuy nhiên lần này bạn gặp may vì tớ có thể gửi cho bạn công nghệ tsmc25rf. Đây là hàng nhà trồng được, không liên quan gì đến công ty. Nhà tớ cũng chỉ trồng được có mỗi thứ này thôi, và tớ trồng lâu lắm rồi, nếu bạn không hỏi chắc tớ cũng đem vứt đi. Bạn cũng đừng có hỏi tớ trồng thế nào được nhé. Bộ thư viện này là nguyên mẫu của tsmc không có thêm standard cell hay bất kỳ cái gì khác. Nó hỗ trợ cả assura, calibre, spectre, hspice...

http://www.mediafire.com/?hrd2q5ain38qb2d

[hungthientu]

Dracula và Diva là đồ chơi trẻ con thôi các bạn không cần để ý làm gì. Nếu bạn sử dụng công nghệ chỉ hỗ trợ assura thì đương nhiên là phải dùng assura rồi.

nếu như thư viện thiết kế không hỗ trợ assura mà chỉ hỗ trợ diva như tsmc 130nm RF thì làm sao đây ,không để ý mà được à

thư viện thương mại chỉ hỗ trợ assura không dường như quá quá ít ,assura cũng mới xuất hiện không lâu như vậy trước khi có nó các công ty ,chuyên gia đều chơi đồ chơi trẻ con à

[hungthientu]

Hi bác Hungthientu,

Bác có cái nào link rapid hay mediafire không?
Mấy cái link này sao em thấy khó download quá!

Trân trọng,

bạn có thể đăng ký và tải ở đây cho analog cdk kit 65nm và freepdk 45nm ,bên trong có nhiều tutorial về thiết kế rất hay

http://www.eda.ncsu.edu/wiki/NCSU_CDK

[haitruyen315]

Chào bạn Truyền,

Chúc mừng bạn đã cài đặt thành công. Nhớ ngày xưa tớ cài đặt mấy phần mềm này cũng khốn khổ lắm. Tớ ngày trước chỉ cài được một phần mềm duy nhất là modelsim trên suse9 mà thôi còn cadence thì tớ cài mãi không được phải bỏ cuộc. Sau này quen rồi thì thấy cũng no vấn đề. Bạn làm vài lần thì cũng thành chuyên gia thôi.

Tớ mà chỉ được cho bạn thì đương nhiên là tớ rất sẵn lòng. Tớ làm bên thiết kế số nên bạn hỏi về mảng này tớ biết nhiều hơn. Mảng tương tự chỉ là nghề tay trái của tớ cũng như việc cài đặt EDA vậy.

Mảng tương tự chỉ là nghề tay trái mà em thấy kiến thức về mảng này của bác cũng uyên thâm quá. Không biết bên mảng số thì cao thủ cỡ nào . Hê hê, hy vọng bác yêu VN về nước sớm để phát triển ngành IC của quê nhà

Nhân tiện cài xong Calibre em hỏi lại bác tí:
+> Bác nói rõ hơn cho em về lệnh sfk được không? ( chức năng, tìm ở đâu....)
+> Khi thiết kế trên Cadence và Calibre, ngoài dùng trên GUI bác có hay dùng câu lệnh ko?
+> Bác có TSMC 0.25um hoặc 0.35um cho analog không? Nếu có thì up cho anh em với

Trân trọng,

[Rommel.de]

Chào bạn Truyền,

Chúc mừng bạn đã cài đặt thành công. Nhớ ngày xưa tớ cài đặt mấy phần mềm này cũng khốn khổ lắm. Tớ ngày trước chỉ cài được một phần mềm duy nhất là modelsim trên suse9 mà thôi còn cadence thì tớ cài mãi không được phải bỏ cuộc. Sau này quen rồi thì thấy cũng no vấn đề. Bạn làm vài lần thì cũng thành chuyên gia thôi.

Tớ mà chỉ được cho bạn thì đương nhiên là tớ rất sẵn lòng. Tớ làm bên thiết kế số nên bạn hỏi về mảng này tớ biết nhiều hơn. Mảng tương tự chỉ là nghề tay trái của tớ cũng như việc cài đặt EDA vậy.

[haitruyen315]

hi haitruyen315
bạn sử dụng tsmc bao nhieu nanomet
hiện tại mình chỉ có tsmc 180nm RF và 130nm RF cho analog
còn digital tsmc cho 180nm,130nm ,90nm bạn có thể search trong forum , có thời gian mình sẽ upload tsmc 65nm và 40nm cho digital nhưng phần này chỉ đủ cho synthesis,layout ...không có rule file cho verification ,chỉ có tsmc digital 180nm là đủ thôi ,trước đây mình có dùng nó thấy cũng đủ
hoặc bạn có thể sử dụng ncsu 1.6 cho analog (có đủ rule DRC,LVS,EXT ...cho diva) tương thích ic 610 trở lên hoặc 1.51 cho ic5141 trở xuống

hay thư viên thương mại hitkit 4.00 (newest version) ở đây ( đủ rule file cho assura,calibre)


update july ,2010


hay gpdk 45nm analog ( chỉ 7 link) chỉ cho assura OA

Hi bác Hungthientu,

Bác có cái nào link rapid hay mediafire không?
Mấy cái link này sao em thấy khó download quá!

Trân trọng,