help:design CPU bằng verilog

[nemesis21]

Test bench và test data của bạn như thế nào?

[nguyentuantu]

chương trình chưa ok nên mình chưa viết testbench,warning nhiều quá,bạn biên dịch thì sẽ thấy,mình gắng sửa hoài mà không được,khi mô phỏng trên quartus thì tín hiệu output bus của mình cũng không có tín hiệu gì cả.khi nào tín hiệu bus có tín hiệu ok thì chương trình mình mới có thể đúng phải không bạn?mong bạn chỉ giáo.

[nemesis21]

Thử synthesize thì control unit bị error là cả blocking (=) và non-blocking (<=) assignment cho cùng một signal.

Control unit không dùng clock?

Điểm khác biệt giữa if (run = 1'b0) và else if (reset_n = 1'b0) chỉ là giá trị của clear signal. Nên tách ra thành nhiều block always khác nhau khi thích hợp, sẽ dễ đọc hơn và code cũng sẽ ít bị lỗi hơn.

Reset có highest priority (hoặc chỉ sau clock), nhưng bạn để vế if (run = 1'b0) trước reset một cách vô tội vạ như thế là không đúng với cấu trúc của FPGA. Nếu bạn không viết một cách bài bản thì rất dễ bị lỗi.


Quartus tự tạo ra testbench và input data cho bạn phải không? Nếu không có clock/data vào thì làm sao có output khi mô phỏng?

[nguyentuantu]

----thanks bạn đã quan tâm chủ đề.trong lab 9 cái hình nó đưa ra không có clock vào khối control unit nên mình không làm,theo bạn có nên làm không?
----Về phần run và reset mình viết tầm bậy quá,nhưng sửa sao mình vẫn chưa hiểu ý bạn
----trong lúc biên dich thì warning là ngõ ra kông phụ thuộc vào các ngõ vào Din,clock,run,reset,Các tín hiệu ngõ ra của khối control unit thì bị disable.mình ngồi mò mà sửa không được.
----mô phỏng trong quartus mình đã cấp tín hiệu vào nhưng ngõ ra của module top không có tín hiệu.
Mong bạn giúp đỡ!