Tài liệu học Verilog

[beyeu]

Em là dân mới vào nghề rất mong có được tài liệu về Verilog
Các bác có cuốn nào hay thì chỉ cho anh em với

[capto]

Tài liệu về vấn đề này , bạn có thể lên www.dienđanientu.com search . có rất nhiều , sợ bạn đọc kô nổi thôi ...

[capto]

Sorry , tôi viết sai rồi . www.diendandientu.com

[tuanngoc10]

Bạn có thể vào trang Web này để Download nhé.
http://phuxuanhue.mine.nu/sachdientu/download/
Tuanngoc10

[quoctoan2003]

Sách Verilog bằng viếng Việt thì chưa thấy nhưng tiếng Anh thi nhiều, bạn có thể học Verilog qua Web sau:
http://www.asic-world.com%5Cverilog%5Cveritut.html/

[nhhlp2003]

Mình có mấy cuốn sách về Verilog ai cần thì down.
1.Verilog_HDL.pdf (xin nhat)
2.verilog_basics.ppt
3.Design Through Verilog HDL.pdf
4.Electronics-Verilog.Digital.Design.Synthesis.pdf
5.The Verilog Hardware Description Language_MAZ.pdf
6.Verilog.VHDL.Golden.Reference.Guide.pdf
7.VHDL.-.verilog.-.systemC.pdf
8.VHDL.and.verilog.user.manual.PDF
Link:
http://rapidshare.com/files/22497301/EBOOK.rar.html

[sac_xanh]

Chi cho em may cai link dowload mien phi Max+plus2 di may su huynh oi

[ngohaibac]

Chào các bạn.

Xin góp với các bạn tài liệu rất hay Verilog HDL Reference Manual

Quyển này dùng tra cứu thì rất tuyệt. Còn mấy quyển của cậu nhhlp2003 mình xem rùi nhưng không đầy đủ lắm.

Chúc các bạn thành công.

[andyhug]

Cảm ơn bác Bắc, em đã down rất nhiều tài liệu do bác viết(rất chi tiết và chất lượng)!

[thanhlong156]

cho mình hỏi cái này:a <= #1 8'h00; nghĩa chính xác là gì.#1 có nghĩa gì.8'h00 có nghĩa gì.ai biết chỉ giúp mình với.

[nguyentuantu]

#1 là delay 1 timescale thì phép gán thủ tục sẽ thực hiện,còn 8'h00 là 8 bit,00 là số hex,có nghĩa là 8 bit 0

[thanhlong156]

lỗi này Multiple non-tristate drivers for net xmit_doneH in u_xmit và lỗi này Unresolved tristate drivers for net xmit_doneH in u_xmit trong VHDL có nghĩa gì vậy nhỉ.ai cho mình biết làm sao khắc phục được lỗi này.giúp mình với

[MDTUYEN]

cho mình hỏi thêm một câu là :có phải ở verilog các câu lệnh lặp chỉ được dùng để mô phỏng ,để tổng hợp mạch thì ta chỉ được cung cấp các câu lệnh if ....else,case ...endcase không vậy.Mình thấy mấy anh chị làm trước bảo thế không biết có đúng không ? Nếu như vậy thì khi tổng hợp mạch có ít phương án quá hic hic !

[jefflieu]

Không đúng... !

[tonyvandinh]

lỗi này Multiple non-tristate drivers for net xmit_doneH in u_xmit và lỗi này Unresolved tristate drivers for net xmit_doneH in u_xmit trong VHDL có nghĩa gì vậy nhỉ.ai cho mình biết làm sao khắc phục được lỗi này.giúp mình với

Khi bạn có 2 đường ra vô chung một lối (port), compiler sẽ báo lỗi là nó không biết xử lý. std_logic có 9 states

'U', -- Uninitialized (chưa có giá trị)
'X', -- Forcing Unknown (biến qua X)
'0', -- Forcing 0 (biến qua 0)
'1', -- Forcing 1 (biến qua 1)
'Z', -- High Impedance (điện trở cao)
'W', -- Weak Unknown (yếu X)
'L', -- Weak 0 (yếu 0)
'H', -- Weak 1 (yếu 1)
'-' -- Don't care (không cần biết)

signal a, b, out : std_logic

out <= a;
out <= b;

out nhận giá trị của a và b liền một lúc, cái compiler không biết phải chọn giá trị nào cho "out". Trong trường hợp này, bạn cần một "resolved function" để chỉ điểm cái compiler là giá trị nào cho "out" cho những giá trị tương ứng của "a" và "b".

Dưới đây là ví dụ:

VHDL std_logic resolution function table:

U X 0 1 Z W L H D
-----------------
U | U U U U U U U U U
X | U X X X X X X X X
0 | U X 0 X 0 0 0 0 X
1 | U X X 1 1 1 1 1 X
Z | U X 0 1 Z W L H X
W | U X 0 1 W W W W X
L | U X 0 1 L W L W X
H | U X 0 1 H W W H X
D | U X X X X X X X X


D = Don't care

Tony