Nếu đây là lần đầu tiên đến với Điện Tử Việt Nam, bạn có thể đọc phần Hỏi đáp bằng cách nhấn vào liên kết. Có thể bạn cần đăng kí trước khi có thể gửi bài . Để bắt đầu xem bài viết, chọn diễn đàn bạn muốn thăm dưới đây.
Quyển này dùng tra cứu thì rất tuyệt. Còn mấy quyển của cậu nhhlp2003 mình xem rùi nhưng không đầy đủ lắm.
Chúc các bạn thành công.
Technical sale at WT Microelectronics S'pore
Hỗ trợ dự án sử dụng các hãng Texas Instrument, STMicro, Freescale, Fairchild, International Rectifier, Ublox, Lumiled, Maxim
Liên hệ: 0915.560.511 hoặc ngo.haibac@wtmec.com
lỗi này Multiple non-tristate drivers for net xmit_doneH in u_xmit và lỗi này Unresolved tristate drivers for net xmit_doneH in u_xmit trong VHDL có nghĩa gì vậy nhỉ.ai cho mình biết làm sao khắc phục được lỗi này.giúp mình với
cho mình hỏi thêm một câu là :có phải ở verilog các câu lệnh lặp chỉ được dùng để mô phỏng ,để tổng hợp mạch thì ta chỉ được cung cấp các câu lệnh if ....else,case ...endcase không vậy.Mình thấy mấy anh chị làm trước bảo thế không biết có đúng không ? Nếu như vậy thì khi tổng hợp mạch có ít phương án quá hic hic !
lỗi này Multiple non-tristate drivers for net xmit_doneH in u_xmit và lỗi này Unresolved tristate drivers for net xmit_doneH in u_xmit trong VHDL có nghĩa gì vậy nhỉ.ai cho mình biết làm sao khắc phục được lỗi này.giúp mình với
Khi bạn có 2 đường ra vô chung một lối (port), compiler sẽ báo lỗi là nó không biết xử lý. std_logic có 9 states
'U', -- Uninitialized (chưa có giá trị)
'X', -- Forcing Unknown (biến qua X)
'0', -- Forcing 0 (biến qua 0)
'1', -- Forcing 1 (biến qua 1)
'Z', -- High Impedance (điện trở cao)
'W', -- Weak Unknown (yếu X)
'L', -- Weak 0 (yếu 0)
'H', -- Weak 1 (yếu 1)
'-' -- Don't care (không cần biết)
signal a, b, out : std_logic
out <= a;
out <= b;
out nhận giá trị của a và b liền một lúc, cái compiler không biết phải chọn giá trị nào cho "out". Trong trường hợp này, bạn cần một "resolved function" để chỉ điểm cái compiler là giá trị nào cho "out" cho những giá trị tương ứng của "a" và "b".
Dưới đây là ví dụ:
VHDL std_logic resolution function table:
U X 0 1 Z W L H D
-----------------
U | U U U U U U U U U
X | U X X X X X X X X
0 | U X 0 X 0 0 0 0 X
1 | U X X 1 1 1 1 1 X
Z | U X 0 1 Z W L H X
W | U X 0 1 W W W W X
L | U X 0 1 L W L W X
H | U X 0 1 H W W H X
D | U X X X X X X X X
Trong bối cảnh toàn cầu hóa giáo dục, ngày càng nhiều học sinh được gia đình chắp cánh để truy cầu kiến thức từ các quốc gia phát triển, đặc biệt là Hoa Kỳ. Từ ước mơ thụ hưởng nền giáo dục chất lượng, không ít học sinh nhìn...
Hoạt động của thế hệ mạch cân bằng trước đây dựa trên nguyên lý so áp giữa 2 string liền kề. Hoạt động cân bằng chỉ kích hoạt khi sự chênh lệch vượt ngưỡng 100mV và ngưng hoạt động khi mức chênh lệch giảm xuống còn 30mV. Bản...
Xem hình minh họa có phần thuyết minh bên trong tiện việc quan sát và đọc thuyết minh. Khi G1 high dòng điện chạy theo các đường màu đen khi G2 high dòng điện chạy theo các đường màu nâu đỏ.
Bổ sung một tính chất củng cố cho tên gọi tụ bay: Trong mạch đề cập chỉ...
Sản phẩm này ghi version 2.0 01-2024 MADE IN CHINA nhưng không thấy thương hiệu hình 1
Do 8 chân G của 8 mosfet được đấu song song thành 2 nhóm nên có cùng biên độ xung kích 12V. Nhưng Q1 và Q2 nằm cuối dãy, chân S cùa chúng có điện áp DC cao đến...
Comment