Mong một bài hướng dẫn nhỏ về Quartus II

[neverup]

1. Bạn hỏi để làm gì? Sao tự dưng lại hỏi cái này?
Bạn mở xem datasheet của transitor, cần bao nhiêu Volt/mA để bật nó, rồi mở datasheet của FPGA coi nó có thỏa không ....

2. Không biết chiều của bạn nói là chiểu gì ... trên fpga pin có 3 kiểu:
- Input: nhận vão
- Output: Ra, nó sẽ drive tín hiệu, khi bạn drive tín hiệu "cao", pin sẽ sinh ra dòng chạy ra (Current Source) ..., khi bạn drive tín hiệu "thấp": pin sẽ sinh ra dòng chạy vô (current sink)
- Inout ... (Tự tìm hiểu)

3. Bạn phải hiểu là VHDL/Verilog không phải là ngôn ngữ lập trình.. Nghĩa là không có con chip nào đọc code của bạn ...
Những gì bạn viết sẽ được dịch ra mạch điện ... và FPGA/CPLD sẽ được cấu hình thành mạch điện mà bạn mô tả.
Bạn muốn xuất 2 tín hiệu A, B lệch nhau 1 us thì phải làm như tientruyen nói ...
ban đầu: Xuất ra A = '1'
Đếm chu kì cho đủ 1 us
Xuất ra B = '1'

em ko hiểu lắm với câu giải thích 3.. bác bảo xuất ra A='1' -> đếm chu kì đủ 1us ( A vẫn ra giá trị 1 chưa mất) -> xuất ra B='1' ( B bây giờ có giá trị 1 và A vẫn đang giữ giá trị 1) .. có phải bác định nói thế đúng ko ạ

[tan0710]

em ko hiểu lắm với câu giải thích 3.. bác bảo xuất ra A='1' -> đếm chu kì đủ 1us ( A vẫn ra giá trị 1 chưa mất) -> xuất ra B='1' ( B bây giờ có giá trị 1 và A vẫn đang giữ giá trị 1) .. có phải bác định nói thế đúng ko ạ

Càng đọc càng thấy k hiểu gì... :3
cứ từ từ mà học......

[tan0710]

bác jefflieu , thanhnguyen, tan071 ơi, bác nào giải đáp em 1 số câu hỏi vụn vặt này nhé :
1, tín hiệu ra ở chân I/O liệu có đủ mạnh để kích chân của trans không ?
2,giả sử output của em là A với giá trị 4'b0101 thì lúc assign pin với trên broad ấy ạ thì " chiều" nó sẽ ra như thế nào ở A(0),A(1),A(2),A(3)?
3,em muốn thời gian xuất tín hiều ở output bằng 1 khoảng tg delay nào đó thì em sử dụng như thế này được ko ạ :
if(rst) q=a
#delay q=a
em xin cám ơn ạ

Câu 1: FPGA thiết kế theo công nghệ CMOS. Nên tốc độ nhanh và năng lượng tiêu thụ ở chế độ tĩnh ít => ít nóng. còn I/O thì nó có các modul khác nữa, nhìn trên Kit là thấy ( còn chân của FPGA thì k biết - đọc datasheet xem có không, với lại nó chủ yếu là xử lý tín hiệu... nên phần công suất thì k phải là điều quan trọng của chip )
Câu 2: Thì bít trọng số thấp tương ứng với chân có trọng số thấp (còn cho ra bus nào là do mình - nhưng phải dựa vào thiết kế I/O của Kit nữa).
Câu 3: trong VHDL có nhiều kiểu lắm ( wait for, for, while,.... thích dùng cái nào thì dùng ) mà I/O và Signal chỉ thay đổi ở xung tiếp theo. chỉ varvarr mới thay đổi giá trị ngay.

[tientruyen]

em tưởng tần số clk mình đưa vào là mặc định tùy theo mình dùng thạch anh gì chứ ạ

thì đó, bạn phải biết xung của nó thì mới tính được số cần đếm chứ ..........

[jefflieu]

em ko hiểu lắm với câu giải thích 3.. bác bảo xuất ra A='1' -> đếm chu kì đủ 1us ( A vẫn ra giá trị 1 chưa mất) -> xuất ra B='1' ( B bây giờ có giá trị 1 và A vẫn đang giữ giá trị 1) .. có phải bác định nói thế đúng ko ạ

Ừ, khổ !
Cho ra B='1' hay A='0' là tùy bạn ... ý mình nói là 2 "việc" khác nhau. Nếu bạn muốn cho xung A = 1 trong thời gian 1 us thì sau 1 us, bạn cho nó xuống 0. Ý mình khi nói xung B='1' là trương hợp bạn muốn 2 xung lệch nhau 1 us.

[neverup]

Ừ, khổ !
Cho ra B='1' hay A='0' là tùy bạn ... ý mình nói là 2 "việc" khác nhau. Nếu bạn muốn cho xung A = 1 trong thời gian 1 us thì sau 1 us, bạn cho nó xuống 0. Ý mình khi nói xung B='1' là trương hợp bạn muốn 2 xung lệch nhau 1 us.

hiện tại em đang định như thế này ạ :
input x;
output y;
if(x=1) begin
y=1
<timer= 1 khoảng us>
end
nó hơi vớ vẩn tý mong anh hiểu ạ ... Tức là thế này đầu vào x chỉ cần 1 lần " click" để lấy tín hiệu 1 còn đầu ra y sẽ ra và vẫn còn lưu tín hiệu 1 khoảng tg
nữa ạ . và anh giúp dùm em chỗ <timer=1 khoảng us> được không ạ

[jefflieu]

Code timer:

signal timer: std_logic_vector(11 downto 0):=(others=>'0');
signal timer_run : std_logic :='0';
signal times_up : std_logic :='0';


process(clk)
begin
if(rising_edge(clk)) then
if(timer_run='1' and times_up='0') then
timer<=timer+1;
end if;
end if;
end process;

times_up <= '1' when timer = x"1234" else '0';

[neverup]

Code timer:

em cám ơn bác ạ mà mình nhét cái timer này vào trong chỗ < timer=1 khoảng us> của em trên kia hay em vứt nó xuống cuối cùng đoạn code tổng thể của em.. cà 2 cách đều được hả bác ?

[jefflieu]

Mình nghĩ bạn làm bước này trước:

- Tạo 1 module/entity timer, có cổng clock, run, restart và output là timers_up ... có generic/parameter là C_TIME là constant dùng để đếm tới đâu thì dừng.
- Rồi bạn tạo testbench và simulate trong model
- Bạn vào Quartus, tao project và dùng signaltap để coi mạch hoạt động ...

Bạn làm cái đó trước đi ...

[neverup]

Mình nghĩ bạn làm bước này trước:

- Tạo 1 module/entity timer, có cổng clock, run, restart và output là timers_up ... có generic/parameter là C_TIME là constant dùng để đếm tới đâu thì dừng.
- Rồi bạn tạo testbench và simulate trong model
- Bạn vào Quartus, tao project và dùng signaltap để coi mạch hoạt động ...

Bạn làm cái đó trước đi ...

vâng để em thử sau ạ .. em định làm như thế này anh kiểm tra dùm em với ạ
module time(clk,rst,x,y);
input clk,rst,x;
output [1:0] y;
reg [1:0] y;
reg [3:0] count;
always @(posedge clk)
begin
if (rst) y<=1'b0;
else if (x==1'b1) begin
y<=1'b1;
count<=1;
end
end
always @(posedge clk)
begin
if (rst) begin count<=0;
end
else if (count==249999) begin count<=0;
end
else begin
count<=count+1;
end
end
endmodule
" khi ra dữ liệu tại y=1 thì bắt đầu đếm, đếm đến 249999 thì y =0... anh xem em làm có đúng ko ạ
anh cho em xin cái gmail hay yahoo của anh để em hỏi anh 1 số vấn đề với ạ

[jefflieu]

vâng để em thử sau ạ .. em định làm như thế này anh kiểm tra dùm em với ạ
module time(clk,rst,x,y);
input clk,rst,x;
output [1:0] y;
reg [1:0] y;
reg [3:0] count;
always @(posedge clk)
begin
if (rst) y<=1'b0;
else if (x==1'b1) begin
y<=1'b1;
count<=1;
end
end
always @(posedge clk)
begin
if (rst) begin count<=0;
end
else if (count==249999) begin count<=0;
end
else begin
count<=count+1;
end
end
endmodule
" khi ra dữ liệu tại y=1 thì bắt đầu đếm, đếm đến 249999 thì y =0... anh xem em làm có đúng ko ạ
anh cho em xin cái gmail hay yahoo của anh để em hỏi anh 1 số vấn đề với ạ

bạn làm gần đúng ...
Bạn muốn khi y=1 thì bắt đàu đếm thì phải làm thế này:


always @(posedge clk)
begin
if (rst) begin count<=0;
end
else if (count==249999) begin count<=0;
end
else if (y==1'b1) begin
count<=count+1;
end
end

Khi đếm đến hết y = 0 thì phải làm thế náy:

if (rst) y<=1'b0;
else if (x==1'b1) begin
y<=1'b1;
else if(count==249999)
y<=1'b0;
end
end

Bạn không gán cho 1 register ở 2 vòng always đươc ... Như code đấu của bạn x==1'b1, count <= 1 là không được .... Mỗi câu lênh always@ sẽ sinh ra một mạch gồm các registers nên 2 câu lệnh always@ không cùng gán cho 1 register được.

Bạn vào modelsim viêt test bench và simulate thử đi

[neverup]

bạn làm gần đúng ...
Bạn muốn khi y=1 thì bắt đàu đếm thì phải làm thế này:


always @(posedge clk)
begin
if (rst) begin count<=0;
end
else if (count==249999) begin count<=0;
end
else if (y==1'b1) begin
count<=count+1;
end
end

Khi đếm đến hết y = 0 thì phải làm thế náy:

if (rst) y<=1'b0;
else if (x==1'b1) begin
y<=1'b1;
else if(count==249999)
y<=1'b0;
end
end

Bạn không gán cho 1 register ở 2 vòng always đươc ... Như code đấu của bạn x==1'b1, count <= 1 là không được .... Mỗi câu lênh always@ sẽ sinh ra một mạch gồm các registers nên 2 câu lệnh always@ không cùng gán cho 1 register được.

Bạn vào modelsim viêt test bench và simulate thử đi

dạ vâng ạ.
tiện thể anh cho em hỏi luôn làm thế nào dùng được 2 module trong 1 code ạ em ngại tìm tài liệu tiện thể hỏi luôn