Làm cách nào để nhân chia lẻ cho xung clock?

[tonyvandinh]

1h rưỡi khuya, đọc cái câu này của a Tony 5 lần mà không hiểu được ...

@Jeff, Ví dụ như tôi muốn chia xung clock 10MHZ xuống 2.33333 (7/3) thì xung ra sẽ là 4.28571429MHZ. Nhưng thay vì dùng 10MHZ cho xung vào, tôi sẽ dùng 16x10MHZ = 160MHZ. Khi chia cho 7/3 thì mỗi 7 xung vào ở 160MHZ, sẽ có 3 xung ra (ví dụ : 1001001) tương đương với 68.5714286MHZ rồi chia xuống 16. Xung ra ở 68MHZ có thể không đẹp (theo duty cycle) nhưng khi chia xuống 16 lần thì duty cycle sẽ đẹp hơn. Hy vọng hình dưới đây sẽ làm dễ hiểu hơn

[jefflieu]

Nếu giãn xung ra thì phải chia xuống như vậy thì phải tìm cách nhân lên. Nếu xung vào có thể nhân lên trước, chia lẻ rồi chia xung ra với cùng bội số mà nhân với xung vào thì xung ra sẽ đẹp hơn.

1h rưỡi khuya, đọc cái câu này của a Tony 5 lần mà không hiểu được ...

1) Xung vào phải cao hơn xung ra rất nhiều.
2) Sự sai biệt của duty cycle không ảnh hưởng đến hoạt động của những khối chạy bằng xung ra.

Jeff nghĩ sao?

Khi muốn tạo clock vậy, Jeff thấy có 2 cách:

1) Dùng DCM có sẵn trên FPGA, khối này cho phép Fout = m/n Fin ... m, n nguyên tùy ý (1->32 thì phải). Đặc biệt Fout co' thể lớn hơn Fin ...

2) Dùng mạch NCO như bạn hithere nêu ra, cái này chỉ có thể tạo ra clock nhỏ hơn clock ban đầu, và clock sẽ càng ngày càng xấu khi tỉ số Fout/Fin tiến gần tới 0.5 ... ko làm được >0.5.

Jeff nghĩ không nhất thiết xung vào phải lớn hơn xung ra nhiều và duty cycle ảnh hưởng khi dùng double data-rate. Còn không thì ko quan trọng.

[tonyvandinh]

Cái này gọi là NCO (numerically controlled oscillator), sử dụng cái này sẽ gặp chút rắc rối về duty cycle và khi tỉ số khó như: 7/6, sẽ tạo clock không "đẹp" và ko nhân clock được, clock output luôn nhỏ hơn clock dùng để đếm.
Trong mấy mạch DSP, cái này hay được sử dụng, với 32bit đếm, khá hiệu quả.

Rất đúng. Nếu chia cho 7/6 thì mỗi 7 xung thì có 6 xung ra như vậy thì đang chạy bình thường thì bị ngắt quãng. Xung ra sẽ rất xấu. Nếu giãn xung ra thì phải chia xuống như vậy thì phải tìm cách nhân lên. Nếu xung vào có thể nhân lên trước, chia lẻ rồi chia xung ra với cùng bội số mà nhân với xung vào thì xung ra sẽ đẹp hơn. Ví dụ như nhân xung vào lên 16 lần thì có thể chia xung ra 16 lần. Sự sai biệt sẽ đều hơn và nhỏ đi (1/16). Như vậy vấn đề này còn tùy thuộc vào 2 điều kiện:

1) Xung vào phải cao hơn xung ra rất nhiều.
2) Sự sai biệt của duty cycle không ảnh hưởng đến hoạt động của những khối chạy bằng xung ra.

Jeff nghĩ sao?

[tonyvandinh]

Bước nhảy ở đây có thể hiểu như sau:

Giả sử có bộ đếm 3 bít, sau mỗi xung sẽ cộng 1 (bước nhảy 1) khi nào over flow thì sẽ cho ra xung đầu ra. Như vậy ta có thể có bộ chia 8/1. (cụ thể đầu ra bộ đếm sẽ là 0,1,2,3,4,5,6,7,0,1,2, . . ., xung đầu ra sẽ ở mỗi vị trí 7->0)

Nhưng cũng bộ đếm đấy, sau mỗi xung sẽ cộng 3 (bước nhảy 3), khi nào over flow thì sẽ cho ra một xung. Như vậy ta có bộ chia 8/3. (cụ thể đầu ra bộ đếm sẽ là 0,3,6,1,4,7,2,5,0,3,6,…, xung đầu ra sẽ ở mỗi vị trí 6->1, 7->2, 5->0, . . .)

Thân mến.

Nhân 3 chia 7 có nghĩa là cứ 7 xung vào thì có 3 xung ra?

[tonyvandinh]

Khá hay! Bạn nào cũng có cái đúng. Để nhân xung clock thì cần PLL. Nếu xung clock quá cao và thiết kế không đáp ứng được độ jitter của xung clock thì dùng analog. Ngoài ra thì có thể dùng digital PLL. Ở DPLL vẫn cần phải có reference clock cao hơn đầu ra. Tùy theo thiết kế có thể đáp ứng với jitter ở độ nào thì chọn reference cao hay thấp, thường thì vào khoảng 16 lần của xung clock ra.

Fractional Divider khá thông dụng trong DPLL cho nên tôi đưa ra đây để mọi người cùng thảo luận. Mình có thể trở lại PLL trong những đề tài tương lai. Các bạn đồng ý không?

Chúc vui

[jefflieu]

Bước nhảy ở đây có thể hiểu như sau:

Giả sử có bộ đếm 3 bít, sau mỗi xung sẽ cộng 1 (bước nhảy 1) khi nào over flow thì sẽ cho ra xung đầu ra. Như vậy ta có thể có bộ chia 8/1. (cụ thể đầu ra bộ đếm sẽ là 0,1,2,3,4,5,6,7,0,1,2, . . ., xung đầu ra sẽ ở mỗi vị trí 7->0)

Nhưng cũng bộ đếm đấy, sau mỗi xung sẽ cộng 3 (bước nhảy 3), khi nào over flow thì sẽ cho ra một xung. Như vậy ta có bộ chia 8/3. (cụ thể đầu ra bộ đếm sẽ là 0,3,6,1,4,7,2,5,0,3,6,…, xung đầu ra sẽ ở mỗi vị trí 6->1, 7->2, 5->0, . . .)

Thân mến.

Cái này gọi là NCO (numerically controlled oscillator), sử dụng cái này sẽ gặp chút rắc rối về duty cycle và khi tỉ số khó như: 7/6, sẽ tạo clock không "đẹp" và ko nhân clock được, clock output luôn nhỏ hơn clock dùng để đếm.
Trong mấy mạch DSP, cái này hay được sử dụng, với 32bit đếm, khá hiệu quả.

[hithere123]

Bước nhảy ở đây có thể hiểu như sau:

Giả sử có bộ đếm 3 bít, sau mỗi xung sẽ cộng 1 (bước nhảy 1) khi nào over flow thì sẽ cho ra xung đầu ra. Như vậy ta có thể có bộ chia 8/1. (cụ thể đầu ra bộ đếm sẽ là 0,1,2,3,4,5,6,7,0,1,2, . . ., xung đầu ra sẽ ở mỗi vị trí 7->0)

Nhưng cũng bộ đếm đấy, sau mỗi xung sẽ cộng 3 (bước nhảy 3), khi nào over flow thì sẽ cho ra một xung. Như vậy ta có bộ chia 8/3. (cụ thể đầu ra bộ đếm sẽ là 0,3,6,1,4,7,2,5,0,3,6,…, xung đầu ra sẽ ở mỗi vị trí 6->1, 7->2, 5->0, . . .)

Thân mến.

[jefflieu]

Riêng trong FPGA, có block DCM chuyên trị việc tạo clock này: có the tạo bất cứ output có dạng m/n clock input.
Nguyên lý là dùng VCO-PLL/DLL và các tầng chia clock.
Nếu output được dùng làm clock thì recommend là dùng DCM/PLL, không nên dùng logic.

[danbeo85]

Hi các bạn,

Theo mình thì cách tốt nhất vẫn là dùng PLL trong thiết kế vì như thế người thiết kế có thể kiểm tra được độ trễ, độ lệch pha sau của clock ngõ ra mong muốn.

Dùng ASM thì cũng được có thể tạo xung clock có duty cycle phụ thuộc vào 1/2 clock đầu vào nhưng hạn chế là phải ràng buộc timing rất chặt chẻ, và quan tâm đến độ trễ của cổng (gate), chống hazard, ...

Còn cách dùng counter để đếm thì OK, tuy nhiên cách này cũng mắc một số khuyết điểm như duty cycle sẽ phụ thuộc vào "1 clock" xung clock đầu vào, và phải cẩn thận với độ trễ của ngõ ra. (cần ràng buộc chặt về timing). Đối với mạch này thì mình không vẫn chưa hiễu "bước nhảy" m là gì? Nếu mạch chỉ có một xung clock đầu vào thì thiết kế như thế nào để tạo ra bước nhảy đó. Theo mình thì mạch nên có it nhất là 2 clock, một clock sẽ được dùng để đếm (có tần số đủ lớn), một clock được dùng cho việc tham khảo (Fin) và clock đầu ra sẽ được tạo ra dựa trên tần số tham khảo đó (Fout = (m/n) Fin). Tuy nhiên cách thức này cũng mắc khuyết điểm như các mạch trên, ngoài việc xem xet độ trễ thì chúng ta cũng phải xem xét đến pha của tín hiệu đầu ra so với đầu vào (clock tham khảo).

Nếu như thiết kế cần ngõ ra của bộ tạo sóng là tần số thấp thì mình thấy cách nào cũng được.

Theo ý mình nếu thiết kế cần clock = (m/n) clock đầu vào thì tốt nhất nên dùng PLL cho chính xác và dễ sử dụng.

Đây chỉ là ý kiến của mình, mong các bạn góp ý thêm nha.
.^_^.

[hithere123]

Mình nghĩ ý anh tony là muốn nói đến kỹ thuật fractional divider.

Dùng một bộ đếm n ta có thể có bộ chia xung Fout = Fin*(1/n) (n = 1,2,3 . . .)
Nếu thiết lập một giá trị "bước nhảy" m vào kết quả của bộ đếm n ở trên thì ta có thể làm được bộ chia xung Fout = Fin * (m/n) (m = 0,1,2, . .n-1)

Không biết có nói đúng ý anh tony ko?

Thân mến.

[danbeo85]

Hi Tony,

Mình thấy người ta sử dụng PLL để tạo ra dạng sóng có dạng (a/b) như bạn nói (do phải nhân tần số lên a ).

Nhưng với trường hợp (1/b) thì chúng ta có thể dùng máy trạng thái bất dồng bộ (Asynchronous State Machine - ASM) nhưng cái này mình không nhớ rõ cho lắm. Bạn có thể dùng từ khóa ASM tìm thêm nha.

Chúc bạn thành công.
.^_^.

[tonyvandinh]

Bình thường xung clock dễ chia nếu mẫu số là bậc 2 (2,4,8,16 ...). Nhưng ví dụ như chia cho 2.33333... (7/3), thì phải làm cách nào? Mong các bạn góp ý.